用户交付物platform pcb design notice v1.0评估板设计文件说明

1、A1S_AP 评估板设计文件说明一、说明本文档为移动通信终端应用处理器解决方案的一部分，由中国电子科技公司第五十四（简称中国电科 54 所）提供，中国电科 54 所已经合法取得了联芯科技的应用处理器相关技术，以及将解决方案提供给参与移动终端研制厂家的。获得本文档的终端研制厂家必须严格遵守其与中国电科 54 所签订的移动通信终端 AP 软硬件合同中关于知识的全部条款，违者将被依法责任。二、关于 A1S、LC1860C、LC1860 的说明LC1860C、LC1860 是联芯现有的 AP的型号，A1S 是联芯科技针对行业应用市场推出的一款新型 AP，三款内核构架和软硬件开发流程基本相同。解决方案中

2、提供的部分资料是基于 LC1860C 和LC1860 编写的，这部分资料同时可作为 A1S 的参考资料。A1S_AP Platform PCB Design Notice版本:日期:V1.0.01文档更新2版本修改修改日期V1.0.0初始版本目录3序号内容页码1A1S APC Platformroduction42A1S APer Design Notice133A1S AP RF Design Notice174A1S AP Memory Design Notice505A1S AP LCM Backlight Design Notice646A1S AP MIesign Notice667

3、A1S AP CTP Design Notice748A1S AP Connectivity(WIFI/BT/FM) Design Notice (RTL8723BS/BCM4343S)769A1S AP Connectivity(GPS) Design Notice (UBLOX7020/BCM4752)9810A1S AP USB Design Notice10111LC1160er Design Notice10312LC1160 Charge Design Notice10713LC1160 Codec Design Notice11014LC1160 Clock Design Not

4、ice11215ESD Design Notice11416EMI Design Notice118A1S_APC PlatformroductionA1S_APC Platformroduction4A1S_APC Platform布局范例roduction(1/8)A1S_APA1S_AP由A1S_AP(DBB)+LC1160(PMU/Codec)+IRIS411(Transceiver)+WIFI/BT/FM/GPS几部分。5A1S_APC PlatformPCB布局原则roduction(2/8）根据BBball map及出线尽量不交叉原则初步确定RF、eMCP、PMU几大的相对位置；

5、根据ID，如天线，LCM、camera、电池连接器等位置，旋转调整大的摆放位置；保证TOP面和Bottom面没有大的重合；大大致位置定下后开始摆放器件，器件按其作用来定其摆放位置，如电源输出的滤波电容需要靠近电源输出PAD摆放，ESD器件需要靠近被保护接口摆放等；参照reference PCB的出线来保证和器件的间距；器件摆放不能过密，摆放时需考虑到走线；部分器件（如地磁等）需根据其本身特性要求来定布局位置；良好的布局才能保证顺利的走线。6A1S_APC Platformroduction(3/8)PCB走线原则走线前先要进行规划；先定层的分配，哪层为主地，哪层走重要信号线；如下图所示，相邻两

6、层走线；先走重要信号线；板边留有地线位置，并用通孔连接各层地，走线完成后检查各层地的连续性。7A1S_APC Platformmaproduction(4/8)A1S_APball8A1S_APC PlatformA1S_AP出线建议蓝色管脚可以从1，2层出线；或直接打孔从内层出线；红色管脚为NC管脚；紫色为LPDDR2/3走线，数据线走2层，控制线走4层，3层为参考地；注意等长控制；右图中间绿色的焊球主要是电源和地管脚，地管脚直接打孔到内层主地，电源信号走线请注意满足走线宽度及过孔数量；中DGV4、 MIPI、USB、时钟等关键信号，不用按规则出线，可以根据实际情况调整走线，如优先打孔到内层

7、满足上下左右包地或阻抗要求；不同的项目管脚使用不同，此图仅为参考，同时管脚的具体出线可以根据实际情况调整。9A1S_APC PlatformA1S_AP出线范例右图仅为出线示意，具体设计时需要满足特殊信号走线宽度以及关键信号的保护。10A1S_APC PlatformA1S_AP焊盘建库建议A1S_AP焊盘间距：0.4 pitch ；PCB焊盘建库大小：0.24mm；焊盘钢网：0.24mm（客户可以根据自己贴 片厂家能力进行调整）；焊盘阻焊：0.31mm。11A1S_APC PlatformA1S_AP走线规则最小线宽：外部使用 0.1/0.1mm；0.075/0.075mm，客户如果成本接受

8、可以使用全板3mil，这样可以降低PCB设计难度，增加空间走线利用率；孔径建议：激光孔：建议使用 4mil/10mil；埋孔：建议使用 8mil/16mil 或者10mil/18mil，8mil/16mil 更利于PCB走线，10mil/18mil成本可能略低于8mil/16mil，客户可以根据需求选用；通孔：建议使用 12mil/20mil或者 10mil/18mil。12A1S_APer Design NoticeA1S_APer Design Notice13A1S_APA1S_AP电源设计注意er Design Notice(1/3)DVCORE 、DVA7、DVGPU至少需要一个22

9、uf和两个10uf的大电容，也尽量靠近DBB芯片的电源管脚，如果背面没有空间，则可放在DBB同侧；0.1uF的小电容优先靠近DBB电源管脚；如图1所示，电容的摆放最好是左右对称排布；BUCK输出端的电容和VBAT 输入端的电容，尽量靠近PMU，BUCK输出端电容、VBAT输入端电容和BUCK输出端电感下要包地（必须保证电感下包地），BUCK输出端电容和 VBAT输入端电容要有直接到主地的地孔，保证BUCK回流。图114A1S_APA1S_AP电源设计注意er Design Notice(2/3)电源走线线宽如下表：关键电源布局要求：DVA7退耦电容到A1S_AP DVCORE退耦电容到A1S_

10、AP DVGPU退耦电容到A1S_AP D1V2A退耦电容到A1S_AP端的线宽建议大于120mil，电容到PIN的最大距离8mm；端的线宽建议大于100mil，电容到PIN的最大距离8mm；端的线宽建议大于100mil，电容到PIN的最大距离8mm；端的距离尽量小，建议小于3mm。15电源网络最小线宽(mil)建议线宽(mil)最大电流(A)VCORE(BUCK1)60801.5VA7(BUCK2)1001202.5VGPU(BUCK3)60801.5D1V2A(BUCK4)20320.5D1V8A(BUCK6)40600.9A1S_APBUCKs走线注意er Design Notice(3

11、/3)DVA7走线换层时建议大孔5个、小孔10个以上；DVCORE走线换层时建议大孔4个、小孔8个以上； DVGPU走线换层时建议大孔4个、小孔8个以上； D1V2A走线换层时建议大孔2个、小孔4个以上；DVA7、DVCORE、DVGPU、 D1V2A的退耦电容到A1S_AP的管脚走线临层必须为GND平面；DVA7、DVA7、DVCORE、DVCORE、DVGPU、 D1V2A电源平面下方避免有其他信号过孔；DVGPU的退耦电容到A1S_AP的管脚的等效电感小于0.7nH；电源换层，过孔数量满足最大电流承载能力：小孔0.2A，大孔0.5A。DVCORE、DVA7、DVGPU换层建议4-5个大孔

12、，大孔和小孔均匀排布。16A1S_AP RF Design NoticeA1S_AP RF Design Notice17IRIS411 Design Notice(1/21)IRIS411部分18IRIS411 Design Notice(2/21)IRIS411管脚分布重要信号主要包括射频主路接收RXAxx、辅路接收RXBxx、发射T电源。、DigRF接口、时钟信号、19IRIS411 Design Notice(3/21)A1S_AP、IRIS411射频布局布线注意A1S_AP与IRIS411之间最重要的接口为DigRF v4.0接口（该接口包括：3对差分线、1根时钟、 1根时钟使能、1

13、根接口使能）：（1）3对差分阻抗数据线：需要做100欧姆差分阻抗控制 RF2DBB_DGV4_RX1D_P/RF2DBB_DGV4_RX1D_N； RF2DBB_DGV4_RX2D_P/RF2DBB_DGV4_RX2D_N； RF2DBB_DGV4_TX_P/RF2DBB_DGV4_TX_N。时钟和时钟使能信号线：需要做好包地处理，尤其是时钟做好三位包地处理RF2DBB_DGV4_CLK 、DBB2RF_DGV4_EN。接口使能信号线：尽量做好包地处理DBB_OSCEN0 。（4）在布局上，A1S_AP和IRIS411的相对位置需要保障DigRF v4.0接口走线尽量的顺和相对的短。A1S_A

14、P基带MMC0（T卡）组线、MMC1（EMMC）组线、MMC2（WiFi）组线注意与射频部分走线的，避免同层平行、相邻平行。20IRIS411 Design Notice(4/21)DDR、IRIS411射频布局布线注意DDR与IRIS411在布局上，保持相对的空间距离，避免DDR噪声对射频造成干扰。射频部分走线与DDR数据、地址和电源走线之间注意保持一定距离，并做好接地。射频区域与DDR区域之间注意做好接地，避免DDR噪声对射频造成干扰。21IRIS411 Design Notice(5/21)IRIS411和RF 前端布局接收链路：双工器、滤波器与IRIS411之间的匹配电路需要靠近IRI

15、S411放置，同时注意匹配电路电感尽量靠近对应的IRIS411接收Pin脚，以保障接收Pin脚到电感Pad的走线尽量短。发射链路：IRIS411与PA/MMMB PA之间的匹配电路需要靠近PA/MMMBPA侧放置，PA/MMMB PA输出的匹配电路也需要靠近PA/MMMB PA放置。晶振：晶振靠近IRIS411放置，同时AFC到地的1.0电容靠近IRIS411的PinL1管脚放置、26M_XIN到地的1.0电容靠近IRIS411的P1管脚放置。电源：D1V8B、A2V85B走线需要经过1uF去耦电容后再分配给各个管脚，因而1uF布局时注意根据D1V8B、A2V85B的走线进行调整。主路开关TR

16、x1TRx10、辅路开关RF1RF8的网络连接根据布局的需要可互换调整。Tuner电路作为天线匹配电路，放置在靠近天线弹片一侧。22IRIS411 Design Notice(6/21)IRIS411和PAM、MMMB PA布局注意三模时，参考设计使用的是PAM实现对GSM的功率放大，考虑到布局的紧凑性和射频欧姆阻抗走线的方便，RFIC与PAM可以布局在同一个腔里，但是IRIS411与PAM之间的距离尽量拉开些（如保持5mm以上），以避免GSM PA辐射的信号影响到RFIC 。五模时，参考设计使用的是MMMB PA实现对GSM的功率放大，五模射频欧姆阻抗走线较多，可以考虑将IRIS411与MM

17、MB PA（含GSM）分Top面、Bottom布局，从而实现分腔。23IRIS411 Design Notice(7/21)IRIS411接收链路匹配电路布局注意接收链路中IRIS411与双工器/滤波器之间的匹配电路需要靠近IRIS411放置。24IRIS411 Design Notice(8/21)IRIS411 RX电路的阻抗控制特别处理从接收匹配的电感到IRIS411之间不要求阻抗控制，但是需要按照如下规则：1、接收链的电感靠近IRIS411放置，距离尽量短，例如小于1.5mm；2、电感Pad到IRIS411这一部分走线宽度要求小于0.15mm；25IRIS411 Design Noti

18、ce(9/21)IRIS411发射链路匹配电路布局注意发射链路中IRIS411与功率放大器之间的匹配电路需要靠近PA/MMMB PA放置。26IRIS411 Design Notice(10/21)双工器匹配电路布局和走线注意双工器有三个射频通路，其中Tx端口与PA/PMMMB PA的匹配电路靠近PA/PMMMB PA侧放置，Rx端口与RFIC的匹配电路靠近RFIC侧放置，ANT与射频开关之间的匹配电路靠近射频开关侧放置。双工器的三个射频通路，其中注意Tx通道、Rx通道、ANT通道之间的地，在布局和布线时避免Tx通道和Rx通道的平行，保持垂直出线效果会更好些。27IRIS411 Design

19、Notice(11/21)IRIS411射频阻抗线走线注意射频阻抗线除接收电感到IRIS411这一段以外，其余均需要做50ohm阻抗控制，优先保证RX走线， PA/MMMB PA输出大功率信号尽量保证线宽。按照B41/B38/B7/B40/B39的排列顺序进行优先级排序布线。发射链路，PA /MMMB PA输出前射频阻抗线若走线，可以考虑内层走线，PA/MMMBPA输出后尽量走表层线。若不能满足上述要求，按照B41/B38/B7/B40/B39的排列顺序进行优先级排序布线。28IRIS411 Design Notice(12/21)晶振布局和时钟走线注意晶振与IRIS411、盒边框之间注意预留

20、一定的距离，避免产生串扰。晶振时钟线一定要做好三维包地处理，尽量减少干扰，晶振输出到射频输入尽量短。29IRIS411 Design Notice(13/21)AFC走线注意AFC信号为模拟电压信号，走线要注意做好三维包地处理。GSM_PA_VRGSM_PA_VR信号走线注意信号为模拟电压信号，用于控制PAM的增益，直接会影响到输出功率和输出指标，需要做好三维包地处理。TEMP_AUXIN走线注意Temp_AUXIN信号为模拟电压信号，走线要注意做好三维包地处理。温补电路布局上靠近PA/MMMB PA放置。30IRIS411 Design Notice(14/21)A1S_AP与IRIS411

21、接口（DigRFv4.0）走线注意DigRFv4.0总共9根线，其中 RF2DBB_DGV4_RX1D_P RF2DBB_DGV4_RX1D_N RF2DBB_DGV4_RX2D_P RF2DBB_DGV4_RX2D_N RF2DBB_DGV4_TX_P RF2DBB_DGV4_TX_N3对差分线需要进行100欧姆差分阻抗控制，并且差分对间需要尽可能的等长走线、差分对间做好地。DBB2RF_DGV4_ENDBB2RF_DGV4_CLK_EN DBB4RF_DGV4_CLK需要做重点保护。31IRIS411 Design Notice(15/21)IRIS411供电走线注意（一）D1V8B为模拟

22、电源，由LC1160 BUCK7提供，给IRIS411LDO供电，LDO输出1.2V供给的相关电路。该电源经过1uF电容滤波后再分配给各个管脚，其中LIN、射频LDOTXIN、LDOTSIN共用1个10nF电容，LDORSIN、LDODIGIN各使1个10nF电容。从LC1160侧拉到射频部分，线宽为24MIL，经过C1101后分支，分支线宽为8MIL。32IRIS411 Design Notice(16/21)IRIS411供电走线注意（二）A2V85B由LC1160 ALDO2提供，为模拟电源，需要经过1uF的电容滤波后再分配给各个管脚使用。VDD3F、VDD3RS、VDD3TS各使用1个

23、10nF的电容进行滤波。从LC1160侧拉到射频部分，线宽为12MIL，经过C1110后分支，分支线宽为6MIL。33IRIS411 Design Notice(17/21)IRIS411供电走线注意（三）D1V8A由LC1160 BUCK6提供，为模拟电源，使用1个10nF的电容滤波后供给VDDIO；VDDD和VIO为射频输出电压，需要各使用1个10nF的电容进行滤波（VIO暂未使用）；从LC1160侧拉到射频部分，线宽为8MIL，经过C1109后，线宽可为6MIL。34IRIS411 Design Notice(18/21)IRIS411供电走线注意（四）A2V85A由LC1160 ALD

24、O1提供，为模拟电源，分别给VCTCXO、射频前端射频开关、温度检测电路供电，注意该电源走线需要做包地保护，避免扰。A2V85A由LC1160 ALDO1拉到射频区域时，线宽走12MIL以上；A2V85A分支提供给VCTCXO供电，线宽8MIL即可A2V85A分支提供给射频前端射频开关供电，线宽为8MIL，经过去耦电容到射频开关管脚可走6MIL即可。35IRIS411 Design Notice(19/21)VBAT/VBAT_M走线注意（三模）VBAT/VBAT_M/VCC_PA电源线尽量短粗，并按照对应的走线线宽要求进行布线：VBAT（经过R1011后为VBAT_M）从电池连接器拉到射频部

25、分线宽为80MIL，分别给PAM SKY77592和TDD PA SKY77754供电。VBAT_M分支：给PAM SKY77592的VBATT和VCC供电，线宽为60MIL。VBAT_M分支：给TDD PA SKY77754的VBATT供电，线宽为12MIL；经过R1014后冗余给TDD PA SKY77754的VCC供电，即VCC_PA，线宽为48MIL。DVPA0/VCC_PA走线注意DVPA0由LC1160 V_BUCK8提供，给TDD PA供电，实现LTE APT。DVPA0从LC1160拉到射频部分，线宽为48MIL，经过R1012后给SKY77754的VCC供电，即VCC_PA，

26、线宽为48MIL。电源走线线宽与过孔注意电源走线线宽需要与激光孔和盲孔配合上，（1）80MIL线宽对应6个盲孔和12个激光孔；（2）60MIL线宽对应5个盲孔和10个激光孔；（3）48MIL线宽对应4个盲孔和8个激光孔；（4）24MIL线宽对应2个盲孔和4个激光孔；（5）12MIL线宽对应1个盲孔和2个激光孔。：36IRIS411 Design Notice(20/21)VBAT走线注意（五模）VBAT电源线尽量短粗，并按照对应的走线线宽要求进行布线：VBAT从电池连接器拉到射频部分线宽为80MIL；VBAT分支：给MMMB PA SKY77753和SKY77621的VBATT管脚供电，VBA

27、TT管脚电流为小电流，线宽为26MIL即可；VBAT分支：经过R1014后即VCC_PA，与LC1160 V_BUCK8供电兼容，给MMMB PA SKY77753和SKY77621的VCC管脚供电，VCC管脚的电流为大电流，线宽为48MIL。DVPA0/VCC_PA走线注意DVPA0由LC1160 V_BUCK8提供，给MMMB PA的VCC管脚供电，实现LTE APT。DVPA0从LC1160拉到射频部分，线宽为48MIL，经过R1015后即VCC_PA，给SKY77753和SKY77621的VCC供电，线宽为48MIL。电源走线线宽与过孔注意电源走线线宽需要与激光孔和盲孔配合上，（1）8

28、0MIL线宽对应6个盲孔和12个激光孔；（2）60MIL线宽对应5个盲孔和10个激光孔；（3）48MIL线宽对应4个盲孔和8个激光孔；（4）24MIL线宽对应2个盲孔和4个激光孔；（5）12MIL线宽对应1个盲孔和2个激光孔。：37IRIS411 Design Notice(21/21)射频GND处理注意IRIS411的地Pin，以“2激光孔+1大孔”方式与主GND相连接；PA、MMMB PA正下方保持完整的GND，以“2激光孔+1大孔”方式与主GND相连接，并充分接地，做好接地散热；VCTCXO正下方保持完整的GND，以“2激光孔+1大孔”方式与主GND相连接；盒以“2激光孔+1大孔”方式与

29、主GND相连接，并充分接地，从而保障射频蔽效果；盒的屏双工器、滤波器的地Pin，以“激光孔+1大孔”方式与主GND相连接；电源附近地，以“激光孔+1大孔”方式与主GND相连接。38IRIS304 Design Notice(1/11)IRIS304部分39IRIS304 Design Notice(2/11)IRIS304和RF PA布局注意IRIS304和GSM PA需要放在单独的，防止GSM PA辐射的信罩中，两个罩做好号影响到IRIS304的PLL；晶振/晶体与IRIS304、盒边框之间注意预留一定的距离，避免产生串扰；IRIS304的PinJ1（DCDCOUT）的功率电感与罩边框预留出

30、一定的距离。40IRIS304 Design Notice(3/11)IRIS304重要管脚分布41IRIS304 Design Notice(4/11)IRIS304匹配电路布局注意RF部分发射滤波电路需要靠近PAM放置，接收匹配电路需要靠近IRIS304放置。42IRIS304 Design Notice(5/11)IRIS304 RX电路的阻抗控制从接收匹配的电感到IRIS304之间无需做阻抗控制，但是需要按照如下规则：1、接收链的电感靠近IRIS304放置，距离在1.41.5mm左右，如下图中的；2、电感到IRIS304这一部分走线宽度为0.15mm，如下图中的；3、挖空部分电路的第二

31、层，如下图中标的淡蓝域。43IRIS304 Design Notice(6/11)IRIS304射频走线注意射频线除接收电感到IRIS304这一段以外，其余均需要做50ohm阻抗控制，优先保证RX走线，PA和PAM输出大功率信号尽量保证线宽。44IRIS304 Design Notice(7/11)IRIS304时钟走线注意晶振/晶体时钟线一定要做好包地处理，尽量减少干扰。如果使用DCXO的话，需要将DCXO时钟输出PAD下方挖空，尽量减少寄生电容，晶体的时钟走线第二层可以不做挖空处理。45IRIS304 Design Notice(8/11)AFC走线注意AFC信号为模拟电压信号，走线要注意

32、做好包地处理。46IRIS304 Design Notice(9/11)信号走线注意GSM_PA_VRGSM_PA_VR信号为模拟电压信号，用于控制PA的增益，直接会影响到输出功率和输出指标，需要做好包地处理。47IRIS304 Design Notice(10/11)GSM_DATAEN走线注意GSM_DATAEN需要单独走线，并且做好包地处理，和其余GSM_DATA以及TD_DATA相互。48IRIS304 Design Notice(11/11)IRIS304供电走线注意A2V85B为模拟电源，给IRIS304的频率相关电路供电，非常重要，需要注意A2V85B走线的保护。其中A2V85B

33、到IRIS304这一侧分，一路供电给J5，J6，G6，需要一个2.2uF和一个10nF的滤波电容，另一路供电给D1 pin脚，需要一个10nF的电容。49A1S_AP Memory Design NoticeA1S_AP Memory Design Notice50A1S_AP Memory Design Notice(1/13)从A1S_AP到SDRAM器件的输出信号：数 据 (write data (DQ)；数据数据地址命令时钟(data mask (DM)；选通时钟(data strobe (DQS_T/DQS_C)；address(CA)； (CS, and CKE)；(dd(cloc

34、ks (CK_T /CK_C)。60根信号线分为以下五组进行layout：1、DDR_DQ0：DQ0DQ7，DQS0_C&DQS0_T，DM02、DDR_DQ1：DQ8DQ15，DQS1_C&DQS1_T，DM13、DDR_DQ2：DQ16DQ23，DQS2_C&DQS2_T，DM24、DDR_DQ3：DQ24DQ31，DQS3_C&DQS3_T，DM35、DDR_CA：CA0CA9，CKE0，CKE1，CLK_C&CLK_T，CS0，CS151A1S_AP Memory Design Notice(2/13)布局要求参数指南电源A1S_AP侧电容尽量靠近pin脚放置；memory侧电容大小配

35、合均匀，放置四周；D1V2A布线成平面，且至少一个邻层为参考地平面；电源管脚尽量都打孔入电源平面，GND管脚尽量都打孔入主地；A1S_AP和EMCP两个之间表层地与主地有非常好的地孔连接。数据布线将同一组的信号始终布线在同一层上；有完整的参考GND平面；线间距大于到参考GND平面的距离；信号分隔平面；同组走线过孔数量一致；一根信号线一层走完，避免分多层走线。；同一个 DQ 组中的所有信号，其走线的 skew 在 5 ps（30 mils），并且需要在同一层；DQ 组间走线的 skew 在 10 ps（50 mils）；DQS差分对的 P 和 N 信号之间的 skew 为 2 ps（10 mil

36、s）；DQS与CLK信号之间的 skew 为30 ps（150 mils）；使用 45角 ( 不是 90角 )；对于关键网络和时钟，避免 T 形接合。52A1S_AP Memory Design Notice(3/13)布局要求53参数指南时钟布线将时钟布线在内层；时钟四周和上下邻层都为参考GND；时钟与其它信号保持 10mil 的间隔；差分时钟对的 P 和 N 信号之间的 skew 为 2 ps（10 mils）；DQS与CLK间的间隔应该至少是差分对走线之间的 3 倍间隔。地址和命令布线线间距大于一倍线宽；有完整的参考平面；地址和命令间，其走线最大 skew 为 15 ps（75 mils

37、）；使用 45角 ( 不是 90角 )；对于关键网络和时钟，避免 T 形接合，分支长度小于80mil。A1S_AP Memory Design Notice(4/13)走线规则走线规则分为三种级别：1、必须满足2、要求满足3、建议满足AB C；（要求尽量满足）；。54项目应用范围约束条件等级走线长度DQ0DQ31，DQS0DQS3， DM0DM3，CA0CA9，CLK，CKE， CS_N小于800mil（越短越好）A等长控制DQS & DQ&DM（每个byte）最大差距小于60milACA & CKE & CS_N & CLK最大差距小于150milACLK & DQSCLK & DQS之间最

38、大差距150milACLK/DQS 自身差分对内小于20milAA1S_AP Memory Design Notice(5/13)走线规则阻抗控制DQ0DQ31，DQS0DQS3，DM0DM3， CA0CA9，CLK，CKE，CS_N要求：差分阻抗80110欧姆；单端阻抗4060欧姆注：在不能满足的情况下必须保证整条传输线上的阻抗的连续性,线宽公差保持在+/-0.5mil以内。BLayoutDQ0DQ7+DM0+DQS0； DQ8DQ15+DM1+DQS1； DQ16DQ23+DM2+DQS2； DQ24DQ31+DM3+DQS3； CA0CA9+CKE+CS_N+CLK；同一组线要求走在同一

39、层，有同样的过孔数目，并且在每层内的总线长度接近；建议4组最好走线在同一层至少同组走线同一层（1阶建议走在L2层 2阶建议走在L2或L3层）地址线及控制线为一组走线尽量在同一层（打大孔走内层及数据线组下方）。表层走线 过2mmBDQ0DQ31，DQS0DQS3，DM0DM3， CA0CA9，CLK，CKE，CS_N绕向规则，要求大于3倍的线到参考层的距离。B55A1S_AP Memory Design Notice(6/13)走线规则DQ0DQ31，DQS0DQS3， DM0DM3，CA0CA9，CLK，CKE， CS_N参考平面，要保证所有的网络有完整的参考平面，否则不但会影响自身的信号质量

40、，还会增大串扰和 EMI的风险。数据和地址线控制线走线对应相邻层至少有一层地如果存在相邻层信号线走线，相邻层的信号线要互相错开。BDQS0DQS3，CLK差分对要按照差分对走线，尽量保持线间距的一致性。差分线和周围的信号线地，或者增加大间距到1.5倍线宽以上B1、每组内差分对走线可以比其他的线稍长一点，但出等长要求。 2、尽量在每一组线之间铺设地线，但注意地线和 信号线的距离。 3、走线间距控制：注意组内差分对与单端线的控制，组与组之间的间距控制。C56A1S_AP Memory Design Notice(7/13)A1S_AP+LPDDR2/3方案的实际板子走线案例（示例方案为8层1阶板）

41、关键器件布局，DBB、MCP要尽量靠近，以缩短DDR走线和电源走线长度。LPDDR3 模块57LPDDR2 模块A1S_AP Memory Design Notice(8/13)A1S_AP+LPDDR2/3方案的实际板子走线案例（示例方案为8层1阶板）D1V2A、D1V8B的电源走线尽量要粗，最好0.5mm以上，尤其D1V2A电源如果可以铺铜层的方式实现更好。LPDDR3 模块LPDDR2 模块58A1S_AP Memory Design Notice(9/13)A1S_AP+LPDDR2/3方案的实际板子走线案例（示例方案为8层1阶板）LPDDR2/3信号布线规则L1层：DDR与DBB之间

42、尽量铺满地，并且要打尽量多的地孔到主地，以减小第二层的信号回流。LPDDR3 模块59LPDDR2 模块A1S_AP Memory Design Notice(10/13)A1S_AP+LPDDR2/3方案的实际板子走线案例（示例方案为8层1阶板）LPDDR2/3信号布线规则L2层：主要是DDR的数据线走线：DQ0DQ31&DM0,1,2,3&DQS0,1,2,3_T,DQS0,1,2,3_C。LPDDR3 模块LPDDR2 模块60A1S_AP Memory Design Notice(11/13)A1S_AP+LPDDR2/3方案的实际板子走线案例（示例方案为8层1阶板）LPDDR2/3信

43、号布线规则L3层：辅地层。LPDDR3 模块LPDDR2 模块61A1S_AP Memory Design Notice(12/13)A1S_AP+LPDDR2/3方案的实际板子走线案例（示例方案为8层1阶板）LPDDR2/3信号布线规则L4层：主要是DDR令线走线：CA0CA9，CS_N，CLK_T，CLK_C，CKE，和D1V2A电源层。LPDDR3 模块62LPDDR2 模块A1S_AP Memory Design Notice(13/13)A1S_AP+LPDDR2/3方案的实际板子走线案例（示例方案为8层1阶板）LPDDR2/3信号布线规则L5层：主地层。LPDDR3 模块LPDDR

44、2 模块63A1S_AP LCM Backlight Design NoticeA1S_AP LCM BacklightDesign Notice64A1S_AP LCM Backlight Design Notice(1/1)A1S_APLCM背光电路 PCB layout建议背光靠近的输入输出电容需相应管脚摆放；LX管脚处干扰大，走线需要尽量短来减少EMI的影响；电感L下面表层铺地有走线；Rset电阻尽量靠近不要FB管脚来保证LED电流的精确；背光的VBAT供电需单独从电池连接器拉一路分支，走线宽度根据背光灯个数和连接方式决定，一般2并8串的话，建议走线0.6mm宽。65A1S_AP MI

45、esign NoticeA1S_AP MIesign Notice66A1S_AP MIesign Notice(1/7)MIPI走线原则A1S_AP支持2个4 lane C-PHY和1个4 lane D-PHY；MIPI差分对阻抗10010ohm；MIPI差分对走线严格按照差分要求走线，走线长度一致，上下左右包地，尽量减少换层，保证阻抗的连续性。67A1S_AP MIMIPI走线具体约束规则esign Notice(2/7)Rdiff（差分阻抗）= 100ohm+/-10%；Rcommon（共模阻抗）= 25ohm+/-20%； Ros（单线阻抗）= 50ohm+/-10%；差分线宽W：同时

46、满足Rdiff，Rcommon，Ros的线宽；差分线间距S：SW & SH(H：走线到参考面的最小层距)；走线长度L：L100mm，尽量短；差分对内长度差Lnp： Lnp1mm， Lane间长度差Llane：Llane3mm；过孔数量 1.5H 且 WLW，（H：到参考面的最小层距,W:差分距）；邻层与其他信号并行或交叉；走线建议内层走线，上下参考地平面，参考除地以外的其他平面；远离干扰源，比如时钟信号或者其他高速信号；分支尽量短，最好不要有分支。68A1S_AP MI走线实例说明esign Notice(3/7)换层时，过孔和过距小于1mm，则两个过起来算一个过孔，过孔和过距大于1mm，则作

47、为两个过孔。一根信号的过孔不得超过3个。69A1S_AP MI走线实例说明esign Notice(4/7)参考平面不能隔断；信号线邻层不能出现其他信号的过孔。70A1S_AP MI走线实例说明esign Notice(5/7)不能跨参考平面。71A1S_AP MI走线实例说明esign Notice(6/7)换层过孔周围增加地孔；走线和过孔不能露在板边。72A1S_AP MI走线实例说明esign Notice(7/7)EMI器件的地pin保证接地良好，直接打孔到主地；连接器的走线方式：大孔按差分的方式紧挨在一起，然后再分开走线。73A1S_AP CTP Design NoticeA1S_A

48、P CTP Design Notice74A1S_AP CTP Design Notice(1/1)CTP COB方式走线注意触摸屏IC尽量远离射频天线，避免RF干扰；TX与RX走线尽量选用6mil等线宽走线，走线尽量短，一般不超过50mm；TX与RX之间同层并行走线需要地线进行，TX与RX相邻层不能上下走线，需要地进行，如果TX与RX走线必须交叉，尽量保证TX与RX的交叉面积最小，建议相互垂直交叉走线；在板子内层进行TX走线与RX走线，减少EMI干扰，走线尽量整齐美观，走线尽量短，减小RX、TX走线的环路面积；IC上未使用的TX与RX进行悬空处理，不能进行接地或者接电源的处理。75A1S_A

49、P Connectivity (WIFI/BT/FM) Design NoticeA1S_APConnectivity(WIFI/BT/FM) Design Notice(RTL8723BS/BCM4343S)76WIFI/BT/FM RTL8723BS方案(1/6)WIFI/BT/FMRTL8723BS方案77WIFI/BT/FM RTL8723BS方案(2/6)RTL8723BSPCB叠层设计建议78层数4-layer Design6-layer Design8-layer Designlayer 1Components/RF traceComponents/RF traceCompone

50、nts/RF tracelayer 2GNDGNDGNDlayer 3er trace/RF Rx traceoger trace/RF Rx traceoger trace/RF Rx tracelayer 4Digitaler and signalGNDGND/oger tracelayer 5N/ADigitaler and signal/GNDGNDlayer 6N/AGND/Digitaler and signalGND/Digitaler and signallayer 7N/AN/ADigitaler and signal/GNDlayer 8N/AN/AGND/Digitale

51、r and signalWIFI/BT/FM RTL8723BS方案(3/6)RTL8723BS电源设计电源星状供电设计79WIFI/BT/FM RTL8723BS方案(4/6)RTL8723BS电源设计重要er Ball: VA12_BT_RF, VA12_WLG_RF, VA12_AFE, VA12_WLG_SYN, VA33_WLG_RF,VA33_AFE, FM_VDD_HV, 还有给VA33_PA_S0和VA33_PA_S1的VD33 ( for WiFi/BT PA), 这几个pin的bypass电容一定要放在IC附近,电容必须靠近IC，不然对RF performance有一定的影

52、响，且电源需先过电容再进IC pin；另外1.2V与3.3V的电源走线请严格按照图7的星形走线，以确保各function之间不会相互干扰；WiFi PA的er trace建议至少15mil, 其余oger trace至少810mil, digitaler走线56mil即可；电源pin的bypass电容的GND端要分別打via到ground,容的GND pad。不可共用, 且GND via需靠近相对应电80WIFI/BT/FM RTL8723BS方案(5/6)RTL8723BS时钟设计26M Crystal的XI与XO由于左右与er ball相临，因此建议将crystal trace左右包一个G

53、ND，以降低crystal的倍频对T/RX的干扰；26M Crystal的XI与XO使用表层走线，同时使用via通过内层走线，影响晶体负载电容；层挖空设计，特别注意晶体设计时走线不要32.768kHz(B5)走线不能与VIO_FM(A5)和FM_VDD_HV(A6)管脚耦合，由内层走线。81WIFI/BT/FM RTL8723BS方案(6/6)RTL8723BS RF前端设计FM天线接口并联的 LC电路必须靠近耳机插座的 GND pin放置；FM天线最好用中间层走线，和铺铜保持2倍线宽的距离。並且周围需要有 GND VIA保护。FM天线走线上一层和下一层有交叉线；FM的RXIN1与RXIN2走

54、differential signal，其中让B8的走线从A8 &与RXIN2的兩颗电容并排；A9中间走出去，RXIN12.4G2.4GRFIO_G_S1和型电路间使用22电容提高天线finetune；RFIO_G_S1的型电路两颗电容间的地信号间尽量互相远离。82WIFI/BT/FM BCM4343S方案(1/15)WIFI/BT/FMBCM4343S方案83WIFI/BT/FM BCM4343S方案(2/15)BCM4343SPCB叠层设计建议84层数4-layer Design6-layer Design8-layer Designlayer 1Components/RF traceCo

55、mponents/RF traceComponents/RF tracelayer 2GNDGNDGNDlayer 3er trace/RF Rx traceoger trace/RF Rx traceoger trace/RF Rx tracelayer 4Digitaler and signalGNDGND/oger tracelayer 5N/ADigitaler and signal/GNDGNDlayer 6N/AGND/Digitaler and signalGND/Digitaler and signallayer 7N/AN/ADigitaler and signal/GNDl

56、ayer 8N/AN/AGND/Digitaler and signalWIFI/BT/FM BCM4343S方案(3/15)BCM4343S PCB布局设计所有电源电容与相关pin脚靠近放置；BUCK电感最大限度靠近放置；XTAL放置靠近放置，保证XTAL走线最短并便于RF器件布局优先保证；RF接口到天线接口走线最短并平滑。85WIFI/BT/FM BCM4343S方案(4/15)BCM4343S PCB布线设计Layer0186WIFI/BT/FM BCM4343S方案(5/15)BCM4343S PCB布线设计Layer0287WIFI/BT/FM BCM4343S方案(6/15)BCM

57、4343S PCB布线设计innerlayer88WIFI/BT/FM BCM4343S方案(7/15)BCM4343S PCB布线设计射频信号部分RF布线设计必须保证50欧姆阻抗；RF走线两端预留地孔以便保护走线； RF走线邻层建议挖空便于阻抗控制； RF走线注意避让干扰信号。89WIFI/BT/FM BCM4343S方案(8/15)BCM4343S PCB布线设计时钟部分时钟器件尽量靠近放置；XTAL_OP/XTAL_ON信号使用GND良好保护；负载电容地信号外部合并后再入系统地信号；建议将K2/L3/L4信号一并接地后再统一接入系统地信号。接90WIFI/BT/FM BCM4343S方案

58、(9/15)BCM4343S PCB布线设计电源部分VBAT电源两处负载由电容位置星型分离91WIFI/BT/FM BCM4343S方案(10/15)BCM4343S PCB布线设计电源部分BUCK电源两处负载由电容位置星型分离A6管脚到电感位置为开关切换信号，走线尽量短且与其他信号92WIFI/BT/FM BCM4343S方案(11/15)BCM4343S PCB布线设计电源部分BUCK接地管脚A7必须与外部电容接地点一并连接GND过孔数量应尽量在标示位置增加以保证电流回路通畅93WIFI/BT/FM BCM4343S方案(12/15)BCM4343S PCB布线设计电源部分LNLDO 2.

59、2uF电容尽量靠近输出D6管脚放置；磁珠和滤波电容需要靠近负载端放置；电源拓扑结构建议采用图示星型结构；LN电源对于噪声较为敏感，需要在走线时尽量避开可能的干扰信号源。94WIFI/BT/FM BCM4343S方案(13/15)BCM4343S PCB布线设计LNA地信号J2管脚作为LNA电路地信号，接地时需要采用单点接地方式95WIFI/BT/FM BCM4343S方案(14/15)BCM4343S PCB布线设计SDIOSDIO CLK信号与CMD及数据信号距离布线，建议保持2倍线宽SDIO信号较为敏感同时也作为干扰源影响系统其他信号，必须使用GND信号有效保护建议SDIO各信号间布线长度

60、差异不超过+/-100mil96WIFI/BT/FM BCM4343S方案(15/15)BCM4343S PCB布线设计FMFM天线信号必须良好保护97A1S_AP Connectivity (GPS) Design NoticeA1S_AP Connectivity(GPS) Design Notice(UBLOX7020/BCM4752)98A1S_AP Connectivity (GPS) Design Notice(1/2)GPS摆件走线规则特别注意DDR部分的干扰，DDR谐波丰富，需要耗费多层PCB资源进行相关信号线和电源的走线。根据前期结果来看，DDR的附近，以及DDR的干扰都比较