数字电路 第3章组合逻辑电路

1、第3章 组合逻辑电路主要内容：组合逻辑电路特点及表示方法SSI组合电路的分析与设计 常用组合逻辑电路MSI组合电路的分析与设计组合逻辑电路的竞争与冒险本章重点与难点掌握小规模集成电路构成组合逻辑电路的分析与设计方法；掌握数据选择器和数据分配器的逻辑功能及其使用方法。掌握编码器、译码器、数值比较器的逻辑功能及其使用方法；掌握二进制加、减法电路。掌握用中规模集成电路构成的组合电路的设计方法。本章重点与难点了解组合逻辑电路的特点；了解二进制编码器、二进制译码器、数值比较器的构成；了解奇偶校验原理；了解组合逻辑电路的竞争冒险现象及简单的消除办法。3.1组合逻辑电路特点及表示方法组合逻辑电路逻辑功能特点

2、：组合逻辑电路的任意时刻的输出仅取决于该时刻的输入信号，与电路原来的状态无关。3.1组合逻辑电路特点及表示方法电路结构特点：仅由门电路组成；电路中无记忆元件，输入输出之间无反馈。3.1组合逻辑电路特点及表示方法组合逻辑电路的表示方法有：函数表达式真值表或功能表逻辑图卡诺图工作波形图组合电路框图及一般表达式为：F1=f1(x1, x2, xn)F2=f2(x1, x2, xn)Fm=fm(x1, x2, xn)组合电路x1x2xnF1F2Fm图3-1组合逻辑电路框图输入逻辑变量输出逻辑函数3.2 SSI组合电路的分析与设计 分析方法：组合逻辑电路的分析就是根据给定的逻辑电路推导归纳出其逻辑功能。

3、设计方法：设计就是从给定的逻辑要求出发，求出逻辑图。 分析步骤写输出逻辑表达式：根据给定逻辑电路，由输入输出或由输出输入，逐级推导，写出输出函数的表达式。简化逻辑表达式：根据需要，将表达式化成最简式。列真值表：将各种可能输入信号取值组合代入表达式，求出真值表，得出逻辑关系。确定逻辑功能：根据函数表达式或真值表判断电路的逻辑功能。2022/9/22东北大学信息学院10例3-1试分析图3-2所示电路的逻辑功能。解: 由图3-2写出逻辑表达式2022/9/22东北大学信息学院11列出真值表 A1 A0F0 F1 F2 F30 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0

4、1表3-1 例3-1真值表 例3-12022/9/22东北大学信息学院12说明有效电平为高电平，且由输出状态便知道输入代码值，此种功能称为译码功能。确定逻辑功能：例3-1A1 A0F0 F1 F2 F30 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 1表3-1 例3-1真值表 2022/9/22东北大学信息学院13如果将与门变成与非门例3-1=A1A0=A1A0=A1A0=A1A0则为低电平有效译码器2022/9/22东北大学信息学院14例3-2试分析图3-4所示电路的逻辑功能解：写出逻辑表达式2022/9/22东北大学信息学院15列出真值表A1 A0F0 00

5、11 01 1D0D1D2D3例3-2确定逻辑功能电路具有选择数据输入功能。设计步骤列真值表：首先确定所给实际逻辑问题的因果关系，将引起事件的原因确定为输入变量，将事件所产生的结果作为输出函数。其次，要进行状态赋值，即用0，1表示输入信号和输出信号的逻辑状态，得到真值表。由真值表写出逻辑函数表达式：对逻辑函数进行化简或变换：化简时可根据变量多少和情况，用公式法和图形法。按最简式画出逻辑图注意由于赋值不同，可得到不同的真值表，因而可得到不同的逻辑关系。因此应根据状态赋值去理解0，1的具体含义。列真值表时，不会出现或不允许出现的输入信号状态组合和输入变量取值组合可以不列出，如果列出，则可在相应输出

6、处记上“”号，以示区别，化简时可作约束项处理。2022/9/22东北大学信息学院18试用与非门设计一个三变量表决器。A、B、C三者中多数同意，提案通过，否则提案不被通过。解：方案一：同意用1表示，不同意用0表示；通过用1表示，不通过用0表示。则列出真值表如表3-4所示。例3-32022/9/22东北大学信息学院19BCA000111101表决逻辑卡诺图方案一000001111A B C表3-4 例3-3真值表F0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111例3-32022/9/22东北大学信息学院20例3-3ABBCCAF图3-5 方案一逻辑图

7、&ABBCCAF图3-5 方案一逻辑图&12022/9/22东北大学信息学院21方案二：同意用0表示，不同意用1表示；通过用1表示，不通过用0表示。则列出真值表如表3-4所示。例3-3A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111101000表3-4 例3-3真值表表决逻辑卡诺图方案二BCA0001111010111100002022/9/22东北大学信息学院22例3-3ABBCCAF图3-6 方案二逻辑图&某工厂有A、B、C三个车间，各需电力10KW，由厂变电所的X，Y两台变压器供电。其中X变压器的功率为13KVA（千伏安），Y变压器的功率为

8、25KVA。为合理供电，需设计一个送电控制电路。控制电路的输出接继电器线圈。送电时线圈通电。不送电时线圈不通电。线圈动作电压12V，线圈电阻300欧。例3-4解： 设A、B、C为输入变量，X、Y为输出逻辑函数。A、B、C工作用1表示，不工作用0表示；送电用1表示，不送电用0表示。则三个车间的工作情况及变压器是否供电，列于表3-3中。(一个车间工作时，X供电，两个车间工作时，由Y供电，三个车间同时工作时，X、Y同时送电)。 例3-4写逻辑函数表达式 例3-40 01 01 00 11 00 10 11 1000001010011100101110111X YABC表3-3 例3-4真值表化简、变

9、换例3-4画逻辑图由线圈动作电压12V，线圈电阻300欧算得线圈动作时，流过线圈电流等于40mA，一般的逻辑门不可能带40mA电流。为此，X、Y需经集电极开路非门取反之后驱动线圈，逻辑图如图3-4示。例3-4例3-411=1=112V12VYXABC人类有四种基本血型A、B、AB、O型。输血者与受血者的血型必须符合下述原则：O型血可以输给任意血型的人，但O型血只能接受O型血；AB型血只能输给AB型，但AB型能接受所有血型；A型血能输给A型和AB型，但只能接受A型或O型血；B型血能输给B型和AB型，但只能接受B型或O型血。试用与非门设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路。如果输

10、血者与受血者的血型符合规定电路输出“1”（提示：电路只需要四个输入端。它们组成一组二进制代码，每组代码代表一对输血受血的血型对）。例3-5解：用变量A、B、C、D表示输血者、受血者的血型对作为输入变量，用F表示血型是否符合作为输出变量。可得真值表如表3-6所示。 血型与二进制数对应关系O00A01B10AB11例3-5A BC DF说明0 00 00 00 00 00 11 01 11111OOOAOBOAB0 10 10 10 10 00 11 01 10101A禁送OAAA禁送BAAB1 01 01 01 00 00 11 01 10011B禁送OB禁送ABBBAB1 11 11 11 1

11、0 00 11 01 10001AB禁送OAB禁送AAB禁送BABAB表3-6 真值表 ABABOA(01)B(10)AB(11)O(00)例3-5由真值表画出卡诺图如图3-8所示。由卡诺图得表达式如下： 说明ABCD000111100001图3-8输血、受血卡诺图11110110111000001101例3-5如何把一个具体问题抽象为一个逻辑问题是逻辑设计中最困难、也是最重要的一步。如果不能把一个具体问题正确地用逻辑语言进行描述，则逻辑设计就无从谈起。说明设计一个判别二个n位二进制数之和奇偶性的电路，当二数之和为奇数时电路输出为1，否则输出为0。设：二数为A=an-1an-2.a1a0 B=

12、bn-1bn-2.b1b0二个n位二进制数之和奇偶性取决于a0和b0之和的奇偶性。例 0 1 1 0 0 0 0 1 1 0 1 1 Fa0 b0真值表F=a0 b0=1Fa0b0真值表如下3.3常用组合逻辑电路常用的组合逻辑电路有编码器、译码器、数据选择器、数据分配器、加法器、比较器、算术逻辑单元等。上节所介绍的分析方法和设计方法都适用于将要介绍的常用组合电路。本节着重介绍其功能表示和应用。 3.3编码器(Encoders)编码：是指对一系列二值代码中的每一组代码赋予一固定的含意。编码器：实现编码的数字电路称作编码器。本节主要介绍普通编码器(二进制编码器、二十进制编码器)和优先编码器。任何时

13、刻只允许输入一个编码信号二进制编码器(binary encoder)二进制编码器：用n位二进制代码对N=2n个一般信号进行编码的电路，称为二进制编码器。 三位二进制编码器交互三位二进制编码器功能的真值表 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0A2 A1 A0输 出输 入三位二进制编码器功

14、能的真值表2. 优先编码器(priority encoder)优先编码器允许同时在几个输入端加入有效输入信号，但电路只对其中优先级别最高的输入信号进行编码，而不理睬级别低的信号。 为编码输入端的优先权最高的优先权最低为编码输出端(反码输出)为控制端(选通控制端)为选通输出端为扩展端是为扩展编码功能而设置的 当其为低电平时表明电路工作，无编码输入当其为低电平时表明电路工作，且有编码输入10111111111 1000000001 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1

15、 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 10 00000 000SE A2 A1 A0 I0 I1 I2 I3 I4 I5 I6 I7IS 输 出输 入表3-9 74148的真值表 2.优先编码器74148的引脚图及符号如图所示：2.优先编码器1234576GNDVCC8161514131210119 S E A2 A1A0I3I2I1I0I4I5I6I7IS74148例3-6解：8线3线优先编码器74148和与非门构成的电路如图所示。试说明该电路的逻辑功能。II741487I2I1I5I6I4I3I8I9&11F0F3F1F2

16、A0A1A2I0S ：F2 =F1 = F0 =0：8-3线优先编码器74148和与非门构成了10线-4线编码器 例3-6真值表 0 0 0 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1F2 F2 F1 F0 I2 I 3 I4 I5

17、 I6 I7 I8 I9I1 输 出输 入I0 例3-7解：74148的输出编码为反码形式，而题目要求输出为原码形式。根据题目要求需要两片74148，设片为低位片，片为高位片。按高位优先的原则应首先允许高位片进行编码，试用两片74148接成16线-4线优先编码器，输出编码为原码形式。0111111111111111110000000000000000 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0

18、 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

19、 1 1 1 1 1 1 1 1SEA3 A2 A1 A0I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15 输 出 输 入表3-10 例3-7的真值表中有低电平时，A3A2A1A0为1111-1000。中有低电平时，A3A2A1A0为0111-0000。3.4译码器(Decoders)译码是编码的逆过程。在编码时所使用的每一种二进制代码状态，都赋予了特定的含义，即表示了一个确定的信号或对象。把代码的特定含义“翻译”出来的过程叫做译码。实现译码操作的电路称做译码器。译码器是多输入多输出的电路，输入和输出是一对一的映射(one-to-one

20、 mapping)。3.4译码器(Decoders)译码器电路的一般结构地址输入使能输入有效译码输出映射3.4译码器二进制译码器(Binary Decoder)74138二-十进制译码器半导体数码管和七段字型译码器(Seven- Segment Decoders) 二进制译码器把二进制代码的各种状态，按照其原意翻译成对应输出信号的电路，叫做二进制译码器。二进制译码器中如果输入代码有n位，就有2n个输出信号，每个输出信号都对应了输入代码的一种状态。这种译码器有时又称做变量译码器，因为它可以译出输入变量的全部状态。 逻辑图A2、A1、A0为二进制代码输入端输出端，低电平有效为三个控制端译码器工作。

21、否则禁止。表3-11 74138的真值表11111111111111110111111110111111110111111110111111110111111110111111110111111110 000001010011100101110111代码输入 0 11 01 01 01 01 01 01 01 0使能输入译码输出F0 F1 F2 F3 F4 F5 F6 F7A2 A1 A0S1 S2+S374138译码器74138的符号图及引脚图如图所示。1234576ABCS2S3GNDS1VCCY0Y1Y2Y3Y5Y48161514131210119Y7Y674138例3-6试用74138

22、译码器实现4线-16线译码器。解：74138只有三个代码输入端(或称地址输入端)。4线-16线译码器应有四个地址输入端，设为A3A2A1A0。A2A1A0与单片74138的A2A1A0相接，选控制端作为A3输入端。在A3=0和A3=1时应使低位片和高位片分别处于使能状态。有两种方案。例3-6试用74138译码器实现4线-16线译码器。解：方案一:+5VA0A1A2A3S方案一：具有使能端方案二：不带控制端实现逻辑函数举例由于二进制译码器的每一个输出均是输入代码的最小项函数。故可用二进制译码器实现逻辑函数。令A2=A，A1=B，A0=C，则例用74138实现逻辑函数F=(1，2，4，7)。二-十

23、进制译码器有很多种，其输入为一组BCD码，输出是一组高、低电平信号。按其输入、输出线数又称做4线-10线译码器。CMOS二-十进制译码器CC4028逻辑图表达式级联举例二十进制译码器CC4028的逻辑图(参见P64图3-18)F9F8F7F6F5F4F3F2F1F0&A3A2A1A01111111&111111111111111111CC4028为两级译码，第一级为下半部分，将输入数据译为七项：第二级译码将下部七项分别组合译码输出为右下十项二十进制译码器二十进制译码器A0A1A2A3F0F1F2F3F4F5F6F7F8F9图3-24 CC4028的逻辑符号和外引脚图18765432161591

24、011121314F4VSSF2F0F7F9F5F6VDDF3F1F8A2A1A3A0CC4028表3-12 CC4028的真值表1000000000010000000000100000000001000000000010000000000100000000001000000000010000000000100000000001F0 F1 F2 F3 F4 F5 F6 F7 F8 F9输 出0000000100100011010001010110011110001001A3 A2 A1 A0输 入A3A2A1A0只能输入8421码。六个无关项没有参与化简，出现这些无关项时，译码器也不会出现错误

25、。输出全为0。当将A3端置0，输入A2A1A0的3位二进制码就可以在输出端转译为八进制码。 多片级联用多片CC4028级联，可构成N位二进制2N地址译码器。用两片CC4028构成的4位二进制码转译成16地址码。当输入为00000111时，片的A3=0，F0F7输出1，片的A3=1， F0F7（815）输出0；当输入为10001111时，片的A3=0，F0F7输出1，片的A3=1 F0F7（07）输出0。当A3A2A1A0为10101111时，F0F9全为0。当将A3置0输入A2A1A0的二进制码就可在输出端转译为八进制码。图3-25 CC4028 级联图CC402801234567A0A1A2

26、F3F4F5F6F7F8F9A3F0F1F2CC402889101112131415A0A1A2F3F4F5F6F7F8F9A3F0F1F2&半导体数码管和七段字型译码器数码管即数码显示器。常用的数码显示器有半导体数码管，荧光数码管，辉光数码管和液晶显示器等。由于各种工作方式的显示器件对译码器的要求各不相同，故需根据不同的显示器件介绍其显示译码器。本节只研究驱动七段发光二极管的显示译码器，故首先介绍七段发光二极管的简单显示原理。半导体数码管和七段字型译码器一些特殊半导体材料，如磷砷化镓作成的PN结，当外加正向电压时，可以将电能转换为光能，从而发出清晰悦目的光线。利用这种PN结，可封装成单个的发

27、光二极管，也可封装成分段式（或点阵式）的显示器件，如用七个作成条形的发光二极管排列成组合字型。还常在其右下角组合一个圆形发光二极管用来显示数字中的小数点。这种数码管常称为七段数码管。按其内部结构可分为共阴极和共阳极数码管如图3-26示。半导体数码管七段字型译码器0123456789熄灭熄灭8显示数字符号0000001100111100100100000110100110001001001100000000111100000000001100111111111111110000000abcdefg输 出 1 1 0 0 0 0 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 1

28、1 1 1 0 1 0 0 1 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 1 0 1 0 0 0 0 0 0 0 1LT RBI A3 A2 A1 A0 BI/RBO输 入表3-13 74LS47功能表试灯输入0 10 0 0 0 0 0 08灭灯输入灭零输出001 1 1 1 1 1 11 1 1 1 1 1 1熄灭熄灭灭零输入00 0 0 0熄灭当 作为灭零输出端使用时，本位灭零后输出低电平。用于控制相邻位是否应该灭零。图中整数部分的个位和小数部分的十分位没有使用灭零功能，当全部数据为零时则可保留显示0.0，否则七位

29、将会全部熄灭。 灭零输出用输出低电平有效的译码器驱动共阳极数码管和用输出高电平有效的译码器驱动共阴极数码管的接线图。图中R为限流电阻。动画3.5 数据分配器和数据选择器 数据分配器数据选择器数据分配器(Demultiplexers)数据分配器又称多路解调器,简称DEMUX。其功能是将一路数据根据需要送到被指定的一路输出通道上去。数据分配器是一个多输出的逻辑电路。开关K受地址输入A、B控制，将数据D分配到选定的通道中去。例如，AB=01时，将D送到W1通道。数据分配器的原理示意图当A2A1A0=000时A2A1A0=001时A2A1A0=111时用三线-八线译码器74138可以实现八路DEMUX

30、。例F0F1F2F3F4F5 F6F774138S1 S2 S3A2 A1 A0A2 A1 A01D数据输入原码输出(a) 反码输出若令S1=D， 则构成另一种DEMUX。即当A2A1A0=000时， A2A1A0=001时，A2A1A0=111时，数据选择器 数据选择器又叫多路开关，简称MUX (Multiplexer)。数据选择器的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。数据选择器原理示意图A1A0D0D1D2D3E四选一数据选择器逻辑图1F&11111mi (i=0,1,2,3)是地址选择信号A1和A0的四个最小项。每当A1和A0有一组确定取值时，F有相应

31、的数据输出。表达式由逻辑图可列出数据选择器的输出函数表达式(在 = 0时选择器工作)：动画A1A0D0D1D2D3E四选一数据选择器逻辑图1F&11111双四选一数据选择器74153的逻辑图表3-17 74153功能表0 0D0 (D0)D1 (D1)D2 ( D2)D3 ( D3) D0D3 (D0D3)D0D3 (D0D3)D0D3 (D0D3)D0D3 (D0D3)10000 0 00 11 01 1F1 (F2)Di ( Di)E (E)A1 A0数 据使 能地址选择输 出数 据74153的功能表八选一数据选择器74151八选一数据选择器74151表3-16 74151的功能表1D0D

32、1D2D3D4D5D6D70D0D1D2D3D4D5D6D7010101010011001100001111100000000FFA1A2A3E用74153双4选一构成8选一数据选择器数据选择器实现逻辑函数由于数据选择器的输出函数形式是与-或式，所以，可以用数据选择器实现任意函数。一般单输出组合逻辑电路都可以用数据选择器来实现。输入变量的个数与数据选择器的地址变量个数相等时代数比较法5VABCD2D0D1D4D5D6D7D3EFA0A1A2F=(m1,m2,m4,m7)例试用八选一数据选择器实现逻辑函数 F(A,B,C)=(m1,m2,m4,m7)。数据选择器实现逻辑函数若实现的函数变量比所用

33、的MUX地址变量个数多，是否仍可以用代数比较法呢？回答是肯定的。代数比较法CD0D1D2A0A1D3FE(m1+m2+m4+m7)BA&2022/9/22东北大学信息学院963.6 数值比较电路数值比较电路是用来比较两个二进制数的大小或是否相等的电路。比较原理一位比较器四位比较器2022/9/22东北大学信息学院97比较原理比较两个二进制数的大小要从最高位开始比较直至最低位。如对于A=A3A2A1A0和B=B3B2B1B0，若A3B3，以下各位不必比较，就可判断AB，反之，若A3B3，则ABi，AiBi，Ai=Bi。表3-19 一位比较器真值表输 入输 出AiBi(Ai=Bi)(AiBi)01

34、010110110000100001由表可得出逻辑表达式分别为： 2022/9/22东北大学信息学院99(Ai=Bi)AiBi(AiBi)图3-33一位比较器1&11一位比较器逻辑图2022/9/22东北大学信息学院100四位比较器中规模四位数值比较器CC14585(74LS85)的逻辑图和逻辑符号如图3-34所示。2022/9/22东北大学信息学院101四位比较器(ab)B0A0B1A1B2A2B3A3(AB)(A=B)(AB、Ab、ab) (aB) (AB3A3B2A2B1A1B0A0b) (aB) (AB3A3B2A2B1A1B0A0b) (aB) (AB3A3B2A2B1A1B0A0b

35、) (aB) (AB3A3B2A2B1A1B0A0Bi Aib) (aB) (AB3A3B2A2B1A1B0A0b) (aB) (AB3A3B2A2B1A1B0A0b) (aB) (AB3A3B2A2B1A1B0A0BAba=baBAba=bab74LS85(2)实现逻辑图2022/9/22东北大学信息学院112例A B C DF1 F2 F30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 0 01 0 01 0 01 0 01 0 01 0 00 1 00

36、 0 10 0 10 0 10 0 10 0 10 0 1解：若把A、B、C、D看成二进制数时，ABCD=0110时，F2=1；ABCD0110时，F3=1；上述分析结果是ABCD与二进制0110比较得出的。0 1 1 0因此选用四位二进制数值比较器较为方便。令A3A2A1A0=ABCD， B3B2B1B0=0110，AB时为F3。逻辑图如图所示。试选用中规模集成电路实现左表所示电路。2022/9/22东北大学信息学院113abaBABA=B74LS85+5VF3F2F1ABCD0110例子的逻辑图2022/9/22东北大学信息学院1143.7 算数运算电路 二进制加法电路 二进制减法电路 算

37、术逻辑单元(ALU) 2022/9/22东北大学信息学院115二进制加法电路半加和全加的概念半加器（Half Adder）全加器（Full Adder）加法器串行加法器并行加法器 串行进位并行加法器 超前进位并行加法器BCD码加法器 2022/9/22东北大学信息学院116半加和全加的概念半加：只有加数和被加数相加。全加：加数、被加数和相邻低位的进位相加。 2022/9/22东北大学信息学院117半加器（Half Adder） 半加器：完成只有加数和被加数相加的电路，称为半加器，如最低位的加法。AiBiSiCi+10 0 0 00 1 1 01 0 1 01 1 0 1半加器真值表AiBiSi

38、Ci+1(a)&=12022/9/22东北大学信息学院118Ci+1AiBiSi(b)COCi+1HAAiBiSi(c)半加器的逻辑符号2022/9/22东北大学信息学院119全加器（Full Adder）全加器：能够完成除了加数、被加数相加之外，还要加上相邻低位的进位的电路，称为全加器。2022/9/22东北大学信息学院120Ai Bi Ci 0 01 01 00 11 00 10 1 1 1 0 0 0 0 0 1 0 1 00 1 1 1 0 01 0 1 1 1 01 1 1 Si Ci+1 全加器真值表全加器的真值表和加数被加数低位来的进位向高位的进位AiBiCi0100011110

39、AiBiCi0100011110000000 0011111111SiCi+12022/9/22东北大学信息学院121SiAiBiCiCi+1FA全加器惯用逻辑符号SiAiBiCiCi+1全加器国标逻辑符号CICO全加器的逻辑符号和逻辑图=1=1Ci+1SiAiBiCi全加器逻辑图1&2022/9/22东北大学信息学院122Ai Bi Ci 0 01 01 00 11 00 10 1 1 1 0 0 0 0 0 1 0 1 00 1 1 1 0 01 0 1 1 1 01 1 1 Si Ci+1 全加器真值表全加器的真值表AiBiCi0100011110AiBiCi01000111100000

40、00 0011111111SiCi+1如果采用合并0再取反的化简方法可得表达式2022/9/22东北大学信息学院123全加器的真值表双全加器74LS183的逻辑图就是按照下式组成的。2022/9/22东北大学信息学院124加法器加法器：实现多位二进制数加法运算电路。 串行加法器：串行加法器采用串行运算方式，从二进制数的最低位开始，逐位相加至最高位，最后得出和数。 并行加法器：并行加法器采用并行运算方式，将各位数同时相加，因而提高了运算速度。 2022/9/22东北大学信息学院125串行进位加法器多位数相加时，每一位都是带进位相加，因此采用全加器。串行进位加法器的全加器个数等于相加数的位数。图3

41、-38串行进位加法器的逻辑图。2022/9/22东北大学信息学院126串行进位加法器全加器的个数等于加数的位数。优点是电路简单、连接方便；缺点是运算速度不高。最高位的运算，必须等到所有低位运算依次结束，送来进位信号之后才能进行。在对运算速度要求不高的设备中，仍可以采用，如T692就是这种加法器。2022/9/22东北大学信息学院127超前进位加法器为了提高速度，必须设法减小或消除由于进位信号逐级传递所耗费的时间。那么高位的进位输入信号能否在相加运算开始时就知道呢?加到第i位的进位输入信号是这两个加数第i位以前各位状态的函数。所以第i位的进位输入信号(CI) 一定能由 Ai-1Ai-2A0和Bi

42、-1Bi-2B0唯一地确定。2022/9/22东北大学信息学院128超前进位加法器根据这个原理，就可以通过逻辑电路事先得出每一位全加器的进位输入信号，而无需再从最低位开始向高位传递进位信号，就有效地提高了运算速度。采用这种结构形式的加法器叫做超前进位器(Carry Look-ahead)。2022/9/22东北大学信息学院129超前进位加法器超前进位产生的原理Ai Bi Ci 0 01 01 00 11 00 10 1 1 1 0 0 0 0 0 1 0 1 00 1 1 1 0 01 0 1 1 1 01 1 1 Si Ci+1 全加器真值表产生进位输出信号进位生成函数Gi进位传送函数Pi则

43、 Ci+1=Gi+PiCiC1=A0B0+(A0+B0)C0 =G0+P0C0C2=G1+P1C1=G1+P1(G0+P0C0) =G1+P1G0+P1P0C0C3=G2+P2C2 =G2+P2(G1+P1G0+P1P0C0) =G2+P2G1+P2P1G0+P2P1P0C0Ci+1=Gi+PiCi=Gi+Pi(Gi-1+Pi-1Ci-1) =Gi+PiGi-1+PiPi-1(Gi-2+Pi-2Ci-2) =Gi+PiGi-1+PiPi-1Gi-2+ +PiPi-1P1G0+PiPi-1P0C02022/9/22东北大学信息学院130由全加器真值表可得：Si=AiBiCi 各位和如下式： S0

44、=A0B0C0 S1=A1B1C1S2=A2B2C2S3=A3B3C3由上述表达式画出的超前进位电路3-39为四位超前进位加法器74LS283的逻辑图。超前进位加法器2022/9/22东北大学信息学院1312022/9/22东北大学信息学院132FAFAFAFA1111C0A0B0C0S0P0G0C1B1A1C2A2B2C3A3B3S1P1G1S2P2G2S3P3G3&2C43C3C2C1图3-39 四位超前进位并行加法器=1=11&2022/9/22东北大学信息学院133A3A2A1A0C0B3B2B1B0S3S2S1S0C474LS283S1B11615141312111098765432

45、1VCCB2S3COA1B0CIGNDA2S2A3B3A0S0A2S2B2A3B3S3C4C0B0A0A1S0B1S174LS283的外引线排列图和逻辑符号74LS283的逻辑符号及外引脚排列图2022/9/22东北大学信息学院134例解：按照加法的规则，低四位的进位输出CO应接高四位的进位输入CI，而低四位的进位输入应接0。逻辑图如图所示。两片74283构成八位二进制加法器A3A2A1A0CIB3B2B1B0S3S2S1S0CO74283A3A2A1A0CIB3B2B1B0S3S2S1S0CO742830试用两片74LS283构成八位二进制数加法器。2022/9/22东北大学信息学院135例

46、解：以8421BCD码作为输入，余3码作为输出，可列出真值表：试用74LS283将8421BCD码转换成余3码。输入输出A B C DF3 F2 F1 F00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 1 1 1 0 0F3F2F1F0ABCD00112022/9/22东北大学信息学院136例A3A2A1A0CIB3B2B1B0S3S2S1S0CO74LS2830逻辑图如图所示

47、。A B C D1F3F2 F1 F02022/9/22东北大学信息学院137 BCD码加法器BCD（Binary Coded Decimal）码是用二进制代码分别表示十进制数各位的代码组合。由于每位十进制数最大为9，所以BCD码相加时，其值超过9的位必须通过减10或加6加以调整。因此BCD码相加时，其和有需要调整和不需要调整两种情况：一种和数为0-9，不需要调整；另一种和数为10-18，需要调整00110100+）01111100+）01101 00100111+）01011100非BCD码需要调整2022/9/22东北大学信息学院138图为一位BCD码并行加法器逻辑图。门G1、G2、G3用

48、来产生加6的控制信号。当门G1、G2为1时，说明“和”输出端为10、11、12、13、14、15。当C5为1时，和数为16、17、18。A4A1A3A2S4S3S2S1FAB4C4FAB1C1FAB3C3FAB2C2G1G21FAHAC5G3C5进位输出S4S3S2S1进位输入一位BCD码并行加法器=1由四位串行进位并行加法器和十进制调整电路组成。以上情形都需要向高位加法器传送进位信号C5，并对和S3、S2位加1，实现加6调整。要实现多位BCD码相加，可以用若干个此电路组成多位BCD码加法器。2022/9/22东北大学信息学院139例：试用74LS283实现8421码的加法运算。两个一位842

49、1码相加之和，最小数是0000+0000=0000；最大数是1001+1001=11000（8421码的18）。74LS283为四位二进制加法器。用它进行8421码相加时，若和数小于等于9时，无需修正（加0000），即74283输出为8421码相加之和。当和数大于等于十进制数10时，需加6予以修正，加0110。2022/9/22东北大学信息学院140S3S2S1S0000111100001 0 0 0 0 0 0 0 01110 1 0 1 1 1 1 1 0C= S3S2+S3S1A3A2A1A0CIB3B2B1B0S3S2S1S0CO74283（2）A3A2A1A0CIB3B2B1B0S3

50、S2S1S0CO74283（1）十位1C个位A3A2A1A0B3B2B1B0&用C作为控制端，C=0时不修正，C=1修正加0110。逻辑图如图所示。修正信号方程为C=CO+S3S2+S3S1逻辑图如图所示2022/9/22东北大学信息学院141二进制减法电路 在计算机中，常常用加法器实现减法运算。二进制正、负数表示方法不同，实现减法运算的电路也不同。二进制正、负数的表示方法原码表示法补码表示法2022/9/22东北大学信息学院142原码表示法原码表示法又称为符号-绝对值表示法。在二进制数最高位前增加一位符号位，符号位为0，表示是正数，符号位为1表示是负数。其余各位表示数的绝对值。如：A=+10

51、010；B=-10010。 + 10010原=010010； - 10010原=110010。2022/9/22东北大学信息学院143补码表示法一个正数的补码与其原码相同。如一个二进制正数A=+10110的原码A原=+10110原=010110，A补=+10110补=010110一个负数的补码为在符号位1不变的前提下，绝对值取反加1。取反得反码。如 110010 原码 101101 反码101101 反码+ 1 加1101110 补码 2022/9/22东北大学信息学院144也可以用2n-A的方法求出-A的补码。 - A补=2n - A 其中n为A的位数。例如-1310=- 11012，- 1

52、101补=24-1101=10000 - 1101=0011它的补码为： - 1101补=1,0011如-10010的补码为25-10010=100000-10010=01110，再加上符号位， 则-10010的补码为101110。与上面方法求得的补码相同。补码表示法2022/9/22东北大学信息学院145减法电路因为减正数等于加负数；减负数等于加正数。有了正、负数的补码表示法，就可以变减法为补码加法运算。用补码完成减法用补码表示正、负数， X-Y= X+-Y补的补码加法运算。二进制原码减法运算 0101 5 - 0010 2 0011 3 二进制补码加法运算 补码运算结果仍为补码。差值为正时

53、，补码原码相同，为十进制数3。 0101 5 + 1110 -2的补码 1 0011 3 符号位 溢出舍掉2022/9/22东北大学信息学院146减法电路补码运算的结果仍为补码。结果为正数，符号位为0，结果为负数，符号位为1。再对1101求补得原码，即1101补=1011，结果为-3。将加减运算变换成补码加法运算非常方便。4-)7- 30 1 0 01 0 0 1+)1 1 0 14的补码-7的补码-3的补码2022/9/22东北大学信息学院147补码加法运算的步骤是： 把减法运算表示成加法运算；将两数各自求补；将求补后的两个补码相加，如有溢出则丢掉，对运算结果求补，得到原码。2022/9/2

54、2东北大学信息学院1482.求反电路求反电路可以用异或门实现，如图3-40所示。=1F3A3=1F2A2=1F1A1=1F0A0M图3-40 求反电路M=0时， M=1时，2022/9/22东北大学信息学院1493.原码输出二进制减法电路 按照补码运算规则设计的减法电路如图3-41所示。两个四位二进制数A和B（最高位为符号位）做减法运算是变减法为补码的加法运算。2022/9/22东北大学信息学院1503.原码输出二进制减法电路例如-5-2=-7用二进制数计算的过程描述如下：1 0 1 10 0 1 01 1 0 11 0 0 11 1 1 01 1 1 1-5的补码+2的补码0010C0=1控

55、制求反电路对+2求反实现中间结果 为-7的补码符号位为1表示是负数的补码对中间结果求补，得原码表示注：此电路只适合和数小于7的情况2022/9/22东北大学信息学院151原码输出减法电路的设计原理是：负数用补码表示，将减法变为加法。A-B 补=A 补+-B补，变成原码需要对A-B补再求补一次，即A-B补补=A-B原。2022/9/22东北大学信息学院152 算术逻辑单元（ALU）算术逻辑单元(Arithmetic Logic Unit，简称ALU)不仅能进行算术运算（如加减运算），而且能进行逻辑运算（与、与非、或、或非、异或、数码比较等）。它是在全加器的基础上，增加控制门和功能选择控制端构成的

56、。算术逻辑单元输入端输入的二进制代码，可以是参加运算的数据，也可以是代表特定含义的信息。由于其功能全面，在计算机和数字装置中得到了广泛的应用。2022/9/22东北大学信息学院153ALU的基本组成原理图3-42为一个功能简单的ALU的逻辑框图及其中某一位的逻辑图。方式控制端:M=1算术运算，M=0逻辑运算。操作选择端数据输入端进位输入端进位输出端结果输出端2022/9/22东北大学信息学院154ALU的基本组成原理S1BiMCiS0 Ai MCiS0 Ai2022/9/22东北大学信息学院155ALU的基本组成原理当方式控制端M=0时，进行逻辑运算。对应S1、S0的四种状态，ALU执行不同的

57、操作。当M=1时，进行算术运算。由于进位输入端有两个状态，所以ALU执行的操作也不同。如表3-22、3-23所示。 表3-22、3-23 简单ALU的逻辑功能选 择S1 S0M=0逻辑运算M=1 算术操作Ci=0Ci=10 00 11 01 1Fi=AiFi=AiFi=AiBiFi=AiBiFi=AiFi=AiFi=Ai加BiFi=Ai加BiFi=Ai加1Fi=Ai加1Fi=Ai加Bi加1Fi=Ai加Bi加12022/9/22东北大学信息学院156集成算术逻辑单元 图3-43是74181ALU中规模集成电路逻辑原理图。74181是在四位超前进位加法器基础上发展起来的，具有十六种逻辑运算功能和十

58、六种算术运算功能。具有如下性能特点：在扩展字长时，可作高速超前进位运算。算术运算：加、减，左移一位；比较大小；12个其它算术运算。逻辑运算：异或；比较；与；与非；或；或非及其它逻辑运算。芯片上有75个等效门。2022/9/22东北大学信息学院157B3A3B2A2Y3X3Y2X2B1A1Y1X1B0A0Y0X0S3S2S1S0MC-1GC3T3T2T1T0F3F2F1F0FA=BM+C2M+C1M+C0M+C-1图6-14 74181型ALU中规模集成电路逻辑原理图P11111=1=1=1=1&输入运算代码输出的运算结果进位产生函数输出端进位传送函数输出端操作选择端逻辑/算术运算控制端2022

59、/9/22东北大学信息学院158F=A加1F=(A+B)加1F=(A+B)加1F=0F=A加AB加1F=(A+B)加AB加1F=A减BF=ABF=A加AB加1F=A加B加1F=(A+B)加AB加1F=ABF=A加A加1F=(A+B)加A加1F=(A+B)加A加1F=AC-1=0(有进位)C-1=1(无进位)F=AF=A+BF=A+BF=减1F=A加ABF=(A+B加)ABF=A减B减1F=AB减1F=A加ABF=A加BF=(A+B)加ABF=AB减1F=A加A(相当A乘以2)F=(A+B)加AF=(A+B)加AF=A减1F=AF=A+BF=ABF=0F=ABF=BF=A BF=ABF=A+BF

60、=A BF=BF=ABF=1F=A+BF=A+BF=A0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1M=0算术运算M=1逻辑运算运 算 功 能S3 S2 S1 S0操 作 选 择表3-24 74181型四位算术逻辑单元的运算种类(正逻辑)2022/9/22东北大学信息学院159若输入、输出按负逻辑规定，则输入为 输出为 C3 和 S3S2S1S0，M，FA=B端是状态标志，符号不变。2022/9/22东北大学信息学院1