数字电路设计课件第一讲

1、 第一讲 可编程逻辑器件 的结构 EDA技术发展概况EDA （Electronic Design Automatic ） 电子设计自动化技术是指以计算机为工作平台,融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包,它根据硬件描述语言HDL完成的设计文件,自动完成逻辑、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 EDA主要辅助进行三个方面的设计工作： IC设计 电子电路设计 PCB设计 1. CAD （Computer Aided Design） 计算机辅助设计，70年代 开始利用计算机代替手工劳动，辅

2、助进行IC版图编辑，PCB布局布线，产生了计算机辅助设计的概念 2. CAE （Computer Aided Engineering）计算机辅助工程，80年代 除了纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网表将两者结合在一起。这就是计算机辅助工程的概念。 CAE的主要功能是：原理图输入、逻辑仿真、电路综合、电路时延后仿真、自动布局布线及PCB后分析等 3. EDA (Electronic System Design Automatic)，电子系统设计自动化，90年代，开始追求贯彻整个设计过程的自动化 。主要表现在以下方面：高层综合的理论与方法取得进展，从而将EDA

3、设计层次由RT级提高到了系统级（又称行为级）。并推出了相应的行为级综合优化工具。采用硬件描述语言（HDL)来描述10万门以上的设计。可支持不同层次的描述，使得复杂IC的描述规范化，便于传递、交流、保存与修改。目前广泛应用两种标准硬件描述语言：VHDL和Verilog HDL。采用平面规划（Floorplaning)技术对逻辑综合和物理版图设计进行联合管理，做到在逻辑综合早期设计阶段就考虑到物理设计信息的影响。 可测性综合设计。为带有嵌入uP核的ASIC设计提供软、硬件协同设计工具。建立并行设计工程框架结构的集成化设计环境。课程简介脉冲与数字电路为基础：学习了数字电路的基本设计方法。可编程逻辑器

4、件：面向实际工程应用，紧跟技术发展，掌握数字系统新的设计方法。数字信号处理：后续课程，应用的一个方面，由FPGA代替DSP来实现算法，提高系统的速度。课程宗旨更新数字电路的设计观念，建立用PLD器件取代传统TTL、CMOS器件设计数字电路的思想更新数字系统设计手段，学会使用硬件描述语言（Hardware Description Language）代替传统的数字电路设计方法来设计数字系统。可编程逻辑器件的定义逻辑器件：用来实现某种特定逻辑功能的电子器件，最简单的逻辑器件是与、或、非门（74LS00，74LS04等），在此基础上可实现复杂的时序和组合逻辑功能。可编程逻辑器件（PLDProgramm

5、able Logic Device）：器件的功能不是固定不变的，而是可根据用户的需要而进行改变，即由编程的方法来确定器件的逻辑功能。课程内容器件为什么能够编程了解大规模可编程逻辑器件的结构及工作原理怎样对器件编程熟悉一种EDA软件的使用方法（工具）以Altera公司的MaxPlusII为例掌握一种硬件描述语言（方法），以设计软件的方式来设计硬件（重点）以VHDL语言为例脉冲与数字电路课程的回顾布尔函数数字系统数学基础（卡诺图）数字电路设计的基本方法组合电路设计问题逻辑关系真值表化简逻辑图时序电路设计列出原始状态转移图和表状态优化状态分配触发器选型求解方程式逻辑图脉冲与数字电路课程的回顾使用中、

6、小规模器件设计电路（74、54系列）、（CMOS系列）编码器（74LS148）译码器（74LS154）比较器（74LS85）计数器（74LS193）移位寄存器（74LS194）脉冲与数字电路课程的回顾设计方法的局限卡诺图只适用于输入比较少的函数的化简。采用“搭积木”的方法的方法进行设计。必须熟悉各种中小规模芯片的使用方法，从中挑选最合适的器件，缺乏灵活性。设计系统所需要的芯片种类多，且数量很大。脉冲与数字电路课程的回顾采用中小规模器件的局限电路板面积很大，芯片数量很多，功耗很大，可靠性低提高芯片的集成度设计比较困难能方便地发现设计错误电路修改很麻烦提供方便的修改手段PLD器件的出现改变了这一切

7、PLD出现的背景电路集成度不断提高SSIMSILSIVLSI计算机技术的发展使EDA技术得到广泛应用设计方法的发展自下而上自上而下用户需要设计自己需要的专用电路专用集成电路（ASICApplication Specific Integrated Circuits）开发周期长，投入大，风险大可编程器件PLD：开发周期短，投入小，风险小PLD器件的优点集成度高，可以替代多至几千块通用IC芯片极大减小电路的面积，降低功耗，提高可靠性具有完善先进的开发工具提供语言、图形等设计方法，十分灵活通过仿真工具来验证设计的正确性可以反复地擦除、编程，方便设计的修改和升级灵活地定义管脚功能，减轻设计工作量，缩短系

8、统开发时间保密性好管脚数目：208个电源：3.3V（I/O）2.5V（内核）速度250MHz内部资源4992个逻辑单元10万个逻辑门49152 bit的RAMPLD的发展趋势向高集成度、高速度方向进一步发展最高集成度已达到400万门向低电压和低功耗方向发展，5V3.3V2.5V1.8V更低内嵌多种功能模块RAM，ROM，FIFO(FIFO(first in first out)先进先出 )，DSP，CPU向数、模混合可编程方向发展大的PLD生产厂家最大的PLD供应商之一FPGA的发明者，最大的PLD供应商之一ISP技术的发明者提供军品及宇航级产品PLD器件的分类按集成度低密度PROM,EPRO

9、M,EEPROM,PAL,PLA,GAL只能完成较小规模的逻辑电路高密度，已经有超过400万门的器件EPLD ,CPLD,FPGA可用于设计大规模的数字系统集成度高，甚至可以做到SOC（System On a Chip）PLD器件的分类按结构特点基于与或阵列结构的器件阵列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于门阵列结构的器件单元型FPGAPLD器件的分类按编程工艺熔丝或反熔丝编程器件Actel的FPGA器件体积小，集成度高，速度高，易加密，抗干扰，耐高温只能一次编程，在设计初期阶段不灵活SRAM大多数公司的FPGA器件可反复编程，实

10、现系统功能的动态重构每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序EEPROM大多数CPLD器件可反复编程不用每次上电重新下载，但相对速度慢，功耗较大 可编程逻辑器件的基本组成PLD是70年代发展起来的新型逻辑器件，相继出现了ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等，它们组成基本相似。一、PLD的基本结构与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号输出既可以是低电平有效，又可以是高电平有效。 可由或阵列直接输出，构成组合； 通过寄存器输出，构成时序方式输出。可直接输出也可反馈到输入PLD的逻辑符号表示方法与门乘积项

11、PROM结构PROM的结构是与阵列固定、或阵列可编程的PLD器件，对于有大量输入信号的PROM，比较适合作为存储器来存放数据，它在计算机系统和数据自动控制等方面起着重要的作用。对于较少的输入信号组成的与阵列固定、或阵列可编程的器件中，也可以很方便地实现任意组合逻辑函数。用PROM实现组合逻辑电路功能实现的函数为：固定连接点（与）编程连接点（或）例1： 下图是一个8（字线）4（数据）的存储器数据阵列图。3-8线译码器84存储单元矩阵输出缓冲器地址码输入端数据输出端字线 由地址译码器选中不同的字线，被选中字线上的四位数据通过输出缓冲器输出。 如当地址码A2A1A0000时，通过地址译码器，使字线P

12、01，将字线P0上的存储单元存储的数据0000输出，即D0D30000。将左图地址扩展成n条地址线，n位地址码可寻址2n个信息单元，产生字线为2n条，其输出若是m位，则存储器的总容量位2nm位。EPROM有各种类型的产品，下图是紫外线擦除、电可编程的EPROM2716器件逻辑框图和引脚图。EPROM2716是2118位可改写存储器，有11位地址线A0A10，产生字线为2048条，D7D0是8位数据输出/输入线，编程或读操作时，数据由此输入输出。CS为片选控制信号是低电平有效。 OE/PGM为读出/写入控制端低电平时输出有效，高电平进行编程，写入数据 若当EPROM2716的容量不能满足使用要求

13、，且仅有2716芯片时，可用多片并联来扩展地址线和数据线。下图是将2片2716扩展成204816的数据位进行扩展连接示意图。两片的数据线排列成D0D15其余线全部并联。从组合电路角度来看:输入地址信号即为电路的输入逻辑变量地址译码器产生2n个字线即为固定与阵列产生2n个乘积项存储矩阵即为或阵列把乘积项组合成m个逻辑函数输出。例2：试用适当容量的PROM实现两个两位二进制数比较的比较器。（1）两个两位二进制数分别为A1A0和B1B0，当A1A0大于B1B0时，F11，A1A0等于B1B0时，F21，A1A0小于B1B0时，F31，下表给出了两位二进制和比较结果的输入输出对照表， 由此可写出输出逻

14、辑函数的最小项表达式为： F1m（4,8,9,12,13,14） F2m（0,5,10,15） F3m（1,2,3,6,7,11）（2）把A1A0和B1B0作为PROM的输入信号，F1、F2和F3为或阵列的输出，下图是用PROM实现比较器的阵列图。（3）选用PROM的容量为163位即可满足要求。以PROM实现简单的组合逻辑电路函数是很方便的实际上，大多数组合逻辑函数的最小项不超过40个，则使得PROM芯片的面积利用率不高，功耗增加。为解决这一问题，考虑与阵列也设计成可编程形式来实现组合逻辑，这就是可编程逻辑阵列PLA。 一般的PROM输入的地址线都较多，容量也较大，又由于PROM的与阵列固定，

15、必须进行全译码，要产生全部的最小项。PLA结构PLA的内部结构在简单PLD中有最高的灵活性。可编程逻辑阵列PLA和PROM相比之下，有如下特点：（一）PROM是与阵列固定、或阵列可编程，而PLA是与和或阵列全可编程。（二）PROM与阵列是全译码的形式，而PLA是根据需要产生乘积项，从而减小了阵列的规模。（三）PROM实现的逻辑函数采用最小项表达式来描述；而用PLA实现逻辑函数时，运用简化后的最简与或式，即由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘积项的或运算。（四）在PLA中，对多输入、多输出的逻辑函数可以利用公共的与项，因而，提高了阵列的利用率。例4: 试用PLA实现四位自然二进制码

16、转换成四位格雷码。（1）设四位自然二进制码为B3B2B1B0，四位格雷码为G3G2G1G0，其对应的真值表如下表所示。根据表列出逻辑函数并简化，得最简输出表达式如下：（2）转换器有四个输入信号，化简后需用到7个不同的乘积项，组成4 个输出函数，故选用四输入的74PLA实现，下图是四位自然二进制码转换为四位格雷码转换器PLA阵列图。7项右图仅用了七个乘积项，比PROM全译码少用9个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较PROM有优越之处。PLA除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现

17、时序逻辑电路。PAL结构与阵列可编程使输入项增多，或阵列固定使器件简化。或阵列固定明显影响了器件编程的灵活性一、可编程阵列逻辑器件PAL PAL采用双极型熔丝工艺，工作速度较高。PAL的结构是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数提供了较高级的性能，为PLD进一步的发展奠定了基础。（一）PAL的基本结构 PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际设计情况大致估计确定。PAL器件的型号很多，它的典型输出结构通常有四种，其余的结构是在这四种结构基础上变形而来。1. 专用输出基本门阵列结构一个输入四个乘积项且通过或非门低电平输出 如输出采用或门，为高电平有效

18、PAL器件。 若采用互补输出的或门，为互补输出器件。输入信号四个整积项2. 可编程I/O输出结构可编程I/O结构如下图所示。8个乘积项两个输入，一个来自外部I，另一来自反馈I/O当最上面的乘积项为高电平时，三态门开通，I/O可作为输出或反馈；乘积项为低电平时，三态门关断，是输入。3. 寄存器型输出结构：也称作时序结构，如下图所示。8个乘积项或门的输出通过D触发器，在CP的上升沿时到达输出。触发器的Q端可以通过三态缓冲器送到输出引脚触发器的反相端反馈回与阵列，作为输入信号参与更复杂的时序逻辑运算CP和使能是PAL的公共端4. 带异或门的寄存器型输出结构：增加了一个异或门把乘积项分割成两个和项两个

19、和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器内 有些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。 如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。（二）PAL16L8的使用 应用PAL16L8设计组合逻辑电路，主要步骤是将输出和激励写成最简与或表达式，然后确定PAL16L8的引脚和编程。 目前能够支持PAL的编程软件已相当成熟，芯片应用也很普及，但是由于其集成密度不高、编程不够灵活，且只能一次编程，很难胜任功能较复杂的电路与系统。 通用阵列逻辑GAL器件采用E2CMOS工艺和灵活的

20、输出结构，有电擦写反复编程的特性。 与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（Output Logic Macro Cell），GAL和PAL在结构上的区别见下图：PAL结构GAL结构 适当地为OLMC进行编程，GAL就可以在功能上代替前面讨论过的PAL各种输出类型以及其派生类型（一）GAL器件结构和特点 GAL器件型号定义和PAL一样根据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型1. GAL16V8的基本结构（下图）8个输入缓冲器8个输出反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OL

21、MC2. GAL输出逻辑宏单元OLMC的组成 输出逻辑宏单元OLMC 由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图：组合输出时序输出3. 输出逻辑宏单元OLMC组态 输出逻辑宏单元由对AC1(n) 和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态： 专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。(1) 专用输入组态 ：如下图所示：此时AC1(n)1，AC00，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功

22、能被禁止，I/O可以作为输入端，提供给相邻的逻辑宏单元。本级输入信号却来自另一相邻宏单元。(2) 专用输出组态：如下图所示：AC1(n)0，AC00，四路反馈数据选择器FMUX输出接在低电平，本单元的反馈信号和相邻单元的信号都被阻断 由于或非门，使异或门的输出不经过D触发器，直接由处于使能状态的三态门输出由于与非门输出使第一条乘积项经过乘积项数据选择器作为或门的输入(4) 寄存器组态：当AC1(n)0，AC01时，如下图所示。此时OMUX选中触发器的输出同相Q端作为输出信号，反馈输入信号来自D触发器的反相端或门的输入有8个乘积项OE、CLK作为输出缓冲器的使能信号和时钟，作为公共端4. GAL

23、是继PAL之后具有较高性能的PLD，和PAL相比，具有以下特点：(1) 有较高的通用性和灵活性：它的每个逻辑宏单元可以根据需要任意组态既可实现组合电路，又可实现时序电路。(2) 100可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，当编程或逻辑设计有错时，可以擦除重新编程、反复修改，直到得到正确的结果，因而每个芯片可100编程。(3) 100%可测试：GAL的宏单元接成时序状态，可以通过测试软件对它门的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果100可测。(4) 高性能的E2COMS工艺：使GAL的高速度、低功耗，编程数据可

24、保存20年以上。正是由于这些良好的特性，使GAL器件成为数字系统设计的初期理想器件。（二）GAL器件的编程方法和应用 对GAL编程是设计电路的最后一个环节。除了对与阵列编程之外，还要对逻辑宏单元进行编程，以达到预定的输出逻辑关系。这样应当具备GAL编程的开发系统：软件开发平台和硬件编程设备，而软件平台是不可缺少的。目前GAL的编程方法有两种： 一种是早期的GAL器件编程需要使用专门的编程器，将需要编程的GAL器件插入编程器进行编程，然后将编程后的GAL器件连接在设计者的设计系统。 另一种是新一代的GAL器件，可以脱离开编程器，直接在设计者的电路系统上编程。 另一类是编译软件，如Synario软

25、件平台，这类软件的特点是待实现的逻辑电路是由设计者根据软件平台规定的图形输入文件或可编程逻辑设计语言编写的语言输入文件进行描述，然后软件平台对设计者的电路进行描述转换，分析，简化，模拟仿真、自动进行错误定位等。GAL的开发软件有许多种，大体上分为两类： 一类是汇编型软件，如FM，这类软件没有简化功能，要求输入文件采用最简与或式的逻辑描述方式；GAL器件仍然存在着以下问题：时钟必须共用；或的乘积项最多只有8个；GAL器件的规模小，达不到在单片内集成一个数字系统的要求；尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。GAL结构GAL器件与PAL器

26、件的区别在于用可编程的输出逻辑宏单元（OLMC）代替固定的或阵列。可以实现时序电路。逻辑宏单元OLMC可编程逻辑器件DPLD HDPLD（High Density Programmable Logic Device）在单片芯片内可以集成成千上万个等效门，因此在单片高密度可编程逻辑器件内集成数字电路系统成为可能。 HDPLD器件在结构上仍延续GAL的结构原理，因而还是电擦写、电编程的EPLD器件。一、在系统编程芯片EPM7128S的基本结构在系统编程芯片EPM7128S是Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一，下图是PLCC封装84端子的引脚图它有4个直接输入（INPUT

27、）TMS、TDI、TDO和TCK是在系统编程引脚64个I/O引脚下图是EPM7128S器件结构图：由8个相似的逻辑阵列块（Logic Array Block,LAB）、一个可编程内连矩阵（PIA）和多个输入/输出控制块(I/O Block)组成。二、EPM7128S的特点（一）高集成密度;（二）速度高、低功耗、抗噪声容限较大;（三）在系统编程能力;（四）可测试性能力;（五）线或功能;（六）异步时钟、异步清除功能;（七）单片多系统能力；（八）很强的加密能力CPLD内部结构（Altera的MAX7000S系列）逻辑阵列模块I/O单元连线资源逻辑阵列模块中包含多个宏单元宏单元内部结构乘积项逻辑阵列乘

28、积项选择矩阵可编程触发器可编程的I/O单元能兼容TTL和CMOS多种接口和电压标准可配置为输入、输出、双向、集电极开路和三态等形式能提供适当的驱动电流降低功耗，防止过冲和减少电源噪声支持多种接口电压（降低功耗）1.20.5um,5V0.35um,3.3V0.25um,internal 2.5V,I/O3.3V0.18um,internal 1.8V,I/O2.5V and 3.3V可编程连线阵列在各个逻辑宏单元之间以及逻辑宏单元与I/O单元之间提供信号连接的网络CPLD中一般采用固定长度的线段来进行连接，因此信号传输的延时是固定的，使得时间性能容易预测。FPGA结构原理图内部结构称为LCA（L

29、ogic Cell Array）由三个部分组成：可编程逻辑块（CLB）可编程输入输出模块（IOB）可编程内部连线（PIC）IOBCLB包含多个逻辑单元PICLE内部结构查找表的基本原理实际逻辑电路LUT的实现方式 a,b,c,d 输入逻辑输出地址RAM中存储的内容00000000000001000010.0.01111111111N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式查找表的基本原理N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多于输入的查找表采用多个逻辑块级连的方式FPGA中的嵌入式阵列（EAB）可灵活配置的RAM块

30、用途实现比较复杂的函数的查找表，如正弦、余弦等。可实现多种存储器功能，如RAM，ROM，双口RAM，FIFO，Stack等灵活配置方法：2568，也可配成5124内部晶体震荡器高速反向放大器用于和外部晶体相接，形成内部晶体振荡器。提供将振荡波形二分频成对称方波的功能。CPLD与FPGA的区别CPLDFPGA内部结构ProducttermLookup Table程序存储内部EEPROMSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源EAB，锁相环保密性可加密一般不能保密FPGA与CPLD的区别FPGA采用SRAM进

31、行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。FPGA与CPLD的区别FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。FPGA与CPLD的区别FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。FPGA与CPLD的区别FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编