2022年《数字系统设计》试卷含答案

1、优秀学习资料 欢迎下载 诚信应考 ,考试作弊将带来严肃后果！ 华南理工高校期末考试 号 线 数字系统设计 试卷 总分 位 留意事项： 1. 考前请将密封线内各项信息填写清楚； 座 2. 全部答案请直接答在试卷上 或答题纸上 ； 3考试形式：开（闭）卷； 4. 本试卷共 大题,满分 100 分, 考试时间 120 分钟 ； 题 号 一 二 三 四 五 得 分 评卷人 _ _ _业 封 一选择题 每道题 2 分,共 16 分 1. 大规模可编程器件主要有 FPGA,CPLD 两类,以下对 CPLD 结构与工作原理 专 的描述中,正确选项 C A. B. C. CPLD 即是现场可编程规律器件的英文

2、简称； CPLD 是基于查找表结构的可编程规律器件； 早期的 CPLD 是从 GAL 的结构扩展而来； D. 在 Altera 公司生产的器件中, FLEX10K 系列属 CPLD 结构； 题 2. 在 VHDL 语言中,以下对时钟边沿检测描述中,错误选项 D 答 _ _ _ _ _ _院 不 A. if clkevent and clk =1 then .; 内 B. if falling_edgeclk then .; 学 线 C. if clkevent and clk =0 then .; 封 D. if clkstable and not clk =1 then .; 密 3. 在

3、VHDL 语言中,以下对进程（ PROCESS）语句的语句结构及语法规章的描述中,正确 的是 A A. PROCESS 为一无限循环语句；敏捷信号发生更新时启动进程,执行完成后,等待下一 次进程启动； . B. 敏捷信号参数表中,应列出进程中使用的全部输入信号； C. 进程由说明部分,结构体部分,和敏捷信号参数表三部分组成； D. 当前进程中声明的信号也可用于其他进程 号 学 名 姓 密 4. 基于 EDA 软件的 FPGA / CPLD 设计流程,以下流程中哪个是正确的： C A. 原理图 /HDL 文本输入适配综合时序仿真编程下载功能仿真硬件测试 B. 原理图 /HDL 文本输入功能仿真综

4、合时序仿真编程下载适配硬件测试； C. 原理图 /HDL 文本输入功能仿真综合适配时序仿真编程下载硬件测试 D. 原理图 /HDL 文本输入适配时序仿真编程下载功能仿真综合硬件测试； 5. 关于综合,从输入设计文件到产生编程文件的次序正确选项： B A 规律综合 高层次综合 物理综合； 第 1 页,共 8 页B. 高层次综合 优秀学习资料 欢迎下载 规律综合 物理综合； C. 物理综合 规律综合 高层次综合； C D. 高层次综合 规律综合 时序综合； 6. 进程中的信号赋值语句,其信号更新是 A. 按次序完成； 比变量B. 更快完成； 在进程的C. 挂起时完成； 都不D. 对； 7. 以下不

5、属于 VHDL 基本程序结构是（ A ） A .CONFIGURATION 定义区 B .ARCHITECTURE 定义区 C USE 定义区 D ENTITY 定义区 8. 下面对利用原理图输入设计方法进行数字电路系统设计, 那一种说法是不正确 的 _（ C）； A. 原理图输入设计方法直观便利,但不适合完成较大规模的电路系统设计； B. 原理图输入设计方法一般是一种自底向上的设计方法； C. 原理图输入设计方法无法对电路进行功能描述； 原理D. 图输入设计方法也可进行层次化设计； 二简答题（ 22 分） 1. 简述利用 EDA 技术设计数字系统的特 点； 4 分 2. 什么是信号建立时间

6、.（ 2 分）什么是信号保持时间？（ 2 分） 3. 仿真分为哪几个层次的仿真？（ 3 分） 4. 试验中,对某程序进行编译时显现错误提示： “VHDL DesignFile“d” must containan entity of the samename”.（ 4分） 这是什么缘由？如何修改？ 第 2 页,共 8 页优秀学习资料 欢迎下载 5.试验中,假如编译时显现“ Cant openVHDL“WORK ”这样的错误提示； 这又是什么缘由,如何修改？（ 4 分） 6. 用图示法描述一般时序系统的模型,并作简要说明； （3 分） 三依据下述 VHDL 程序段, 画出相应的规律示意 图 每题

7、5 分）； 1, Processclk Begin If clk = 1 Qthe=ndata;End if; End process; 2, ENTITY example IS PORT a, b , c, g1, g2a, g2b: IN std_logic; , 并加以简洁说明 （共 10 分, y: OUT std_logic_vector 7 DOWNTO 0 ; END ENTITY; ARCHITECTURE behav OF example IS SIGNAL indata : std_logic_vector2 DOWNTO 0; BEGIN indata 优秀学习资料 欢迎

8、下载 y y y y y y y y y=XXXXXXXX; END CASE; ELSE y=11111111; END IF; END PROCESS; END behav; 四综合题（ 52 分） 1. 依据原理图写出相应的 VHDL 程序：（10 分） 第 4 页,共 8 页优秀学习资料 欢迎下载 2. 有一个传输门,依据下述赋值语句和给定的波形,画出对应 Z1,Z2,Z3 和 Z4 的波形图；（ 4 分） （1）Z1=Vi ,惯性延时时间为 4ns （2）Z2 =Vi after 4 ns ,惯性延时时间为 4ns （3）Z3 = TRANSPORT Vi AFTER 3 ns ,惯

9、性延时时间为 4ns （4）Z4=Vi ,传输门的 Tr=4ns,Tf=2ns 3. 依据 ASM 图画出时序图；（4 分） Z 0C1Y W 第 5 页,共 8 页优秀学习资料 欢迎下载 4.下面的 ASM 图含有多少个状态单元,用虚线框加以表示（ 2 分）；并用双进程 状态机描述,请在空白处填入合适语句 , 使程序完整正确；（ 8 分） Entity traffic is Port reset, clk: in std_logic;car,timed: in std_logic; major_green, minor_green:out std_logic）； end entity; Ar

10、chitecture asm of traffic is Begin seq: processreset, clk begin end process; com: process （present_state, car, timed begin start_timer when R= major_green= 0; minor_green= 1;if timed = 1 then next_state=G; else end if ; next_state=R; end case; end process ; End asm; 5. 下图所示电路是某数字系统的把握器； 其中 Z 是系统数据处理器的状态信号； C1 和 C2 是把握器输出的控作信号；试画出该把握器的 ASM 图；（ 10 分） 第 7 页,共 8 页优秀学习资料 欢迎下载 6. 试编程实现以下功能； （14 分） 如下图所示,某数字系统有三条输入线分别为 CLK , CONTROL 和 DATA； 有一条输出应答线 READY 和 8 位输出总线 Z；从 DATA 数据线上输入的是 8 位串行数据；串行输入数据从低位到高位依次输入；当系统预备