第四部分：时序约束与分析

1、时序(sh x)约束与时序(sh x)分析时序(sh x)约束与时序(sh x)分析基础设置时序约束的常用方法高级时序分析最小化时序分析使用TCL工具进行高级时序分析 V1.01河北科技大学共五十七页4.1时序(sh x)约束与时序(sh x)分析基础FPGA设计常用的约束主要分为三大类：时序约束 规范设计的时序行为，满足设计条件，指导综合和布局布线阶段的优化算法；区域与位置约束 主要用于指定芯片IO脚位置以及指导实现工具在芯片特定的物理区域进行布局布线；其他约束 泛指目标芯片型号、电气(dinq)特性等约束属性。 V1.02河北科技大学共五十七页4.1时序约束(yush)与时序分析基础时序约

2、束的作用(zuyng)：（1）提高设计的工作频率 对数字电路而言，提高工作频率至关重要。通过附加约束可以控制逻辑的综合、映射、布局和布线，从而提高工作频率。（2）获得正确的时序分析报告 Quartus II 内嵌STA（Static Timing Analysis）静态时序分析工具。分析每个时序路径的延迟，可计算设计的最高频率，发现时序违规（Timing Violation）。 V1.03河北科技大学共五十七页4.1时序约束与时序分析(fnx)基础设计(shj)中常用的时序概念： 周期、最大时钟频率、时钟建立时间、时钟保持时间、时钟到输出延时、管脚到管脚延时、Slack和时钟偏斜。运行时序分析

3、的方法： 1、直接进行全编译（Full compilation） 2、运行命令 processingstartstart Timing Analysis3、使用Tcl脚本（Scripts）运行时序分析工具 V1.04河北科技大学共五十七页4.1时序约束与时序分析(fnx)基础在静态时序分析（STA）报告中，主要包括：1、Timing Analyzer Setting（时序分析设置）2、 Timing Analyzer Summary（时序分析概要）3、Clock Setup（时钟建立(jinl)关系）4、 Clock Hold（时钟保持关系）5、tsu（输入建立时间）6、th（输入保持时间）7

4、、 tco（时钟到输出延时）8、tpd（管脚到管脚延时）9、Minimum tpd & tco（最小的tpd 和tco） V1.05河北科技大学共五十七页4.1.1周期(zhuq)与最高频率周期的概念(ginin)是FPGA时序定义的基础，其他时序公式都可以用周期公式推导出来。如图所示的最小时钟周期计算：T = tCO + tDELAY + tSU。时钟周期大于T，触发器正常工作；时钟周期小于T，不满足建立时间，触发器可能经历亚稳态。即最高时钟频率fmax = 1/T。 V1.06河北科技大学共五十七页4.1.1周期(zhuq)与最高频率fmax能综合体现设计的时序性能，在报告中可以观察到影响

5、时序性能的N条（N可设置(shzh)）最差时序路径。我们可以找出关键路径所在。最差的fmax源端、目的端寄存器和相关fmax的值选择Clock Steup裕量时间=NA，是因为没有设定Timing Requirement（时序需求） V1.07河北科技大学共五十七页4.1.2 Quartus工具(gngj)分析时序分析报告(bogo)中以升序方式排列出路径的fmax，些路径上可利用Quartus中的功能工具分析更多的信息。列出路径信息在Assinment编辑器中定位路径在时序收敛平面布局器中定位路径在最后编译结果平面布局器中定位路径在“工艺映射查看器”中定位路径选中某路径 V1.08河北科技大

6、学共五十七页4.1.2 Quartus工具(gngj)分析选择(xunz)List Path则可在Message Windows窗口System页中查看路径延时细节。数据延时（B）时钟偏斜（S）时钟到输出延时（tco）建立时间（tsu）fmax = 1/tco + data delay + tsu - clock skew = 1/0.25 + 7.571 + (-0.036)-(0.009) = 128.6MHzBtcotsuS V1.09河北科技大学共五十七页4.1.2 Quartus工具(gngj)分析点开信息+号，将展开该项延时路径(ljng)组成及延时分解信息。最后显示该数据路径的互

7、连延时和逻辑延时的比例关系60/40原则：如果关键路径的延时组成中，逻辑延时占据时序要求的60%以下：容易满足时序要求；80%：可能需高级设置来满足时序要求；80%：说明设计几乎无法满足时序要求。 V1.010河北科技大学共五十七页4.1.2 Quartus工具(gngj)分析在list Paths窗口中，右键 选择Locate 或 在编译报告中右键 选择Locate in TimingClosureFloorplan，在平面布局(bj)器中定位路径 V1.011河北科技大学共五十七页4.1.3 时钟建立(jinl)时间Setup Time：即建立(jinl)时间，在时钟上升沿之前数据必须稳定

8、的最短时间。若不满足setup time，数据无法进入寄存器： tSU = Data Delay -Clock Delay +Micro tSUtsuData DelayClock DelayMicro tSU指触发器内部固有的建立时间，是其固有属性，典型 值一般1ns V1.012河北科技大学共五十七页4.1.4 时钟(shzhng)保持时间Hold Time：即保持时间(shjin)，在时钟上升沿之后数据必须稳定的最短时间(shjin)。否则，数据无法进入寄存器：如果Tco延时太短导致上一级寄存器锁存的数据侵占了下一级寄存器正在锁存数据的保持时间，那么下一级寄存器就无法有效的锁存数据，系统

9、时序也就无法达到要求。tH = Clock Delay -Data Delay+Micro tHtHData DelayClock DelayMicro tHMicro tH指寄存器内部固有的保持时间，是其固有属性，典型 值一般1ns V1.013河北科技大学共五十七页4.1.5 时钟(shzhng)输出延时Clock to Output Delay：即时钟输出(shch)延时，在时钟有效沿到数据有效的最大时间间隔。tCO = Clock Delay +Data Delay+Micro tCOData DelayClock DelayMicro tCOMicro tCO指寄存器内部固有的延迟时

10、间，是其固有属性，典型 值一般Time Setings Assignments-Setings- Timing Require & Options通过修改“.QSF”文件设置Quartus II工程中所有的约束都存放在“.QSF”文件中，可直接用文本编辑器修改（关闭工程） V1.022河北科技大学共五十七页4.2.1 指定全局(qunj)时序约束时序驱动的编译全局时钟设置全局的I/O时序设置时序分析和报告(bogo)选项时序向导 V1.023河北科技大学共五十七页4.2.1 指定(zhdng)全局时序约束时序(sh x)驱动的编译（TDC）优化时序：把关键路径中的节点放的更靠近优化保持时间：修

11、改布局布线，满足保持时间和最小时序要求。优化I/O单元寄存器的放置：为满足时序要求，自动将寄存器移到I/O单元中。1、优化I/O路径保持时间和最小tPD要求。（如最小触发器到管脚tCO延时）2、优化所有路径（内部和I/O），包括内部寄存器到寄存器之间的路径保持时间。Quartus II 在优化过程中，布局布线将在保持时间时序违规的路径上增加布线延时，以满足时序要求。 对设计增加时序约束的目的是要使工具在实现过程中朝这个约束的方向努力，因此，在工程中需要首先将布局布线的过程设置为时序驱动的编译（Timing Driven Compilation）过程。 运行【Assignment】【Settin

12、gs】 选择【Fitter Setting】进入TDC界面 V1.024河北科技大学共五十七页4.2.1 指定(zhdng)全局时序约束全局(qunj)时钟设置单时钟设计中的全局时钟约束 如果在设计中只有一个全局时钟，或者所有的时钟同频，那么可以在Quartus II中设计一个全局的时钟约束。 运行【Assignment】【Timing Settings】 进入全局时钟设置界面 V1.025河北科技大学共五十七页4.2.1 指定全局时序(sh x)约束全局的I/O时序(sh x)设置建立延时输出延时引脚间延时最小输出延时最小保持延时最小引脚间延时 V1.026河北科技大学共五十七页4.2.1

13、指定全局时序(sh x)约束时序分析(fnx)和报告选项（1）剪除从双向管脚反馈回来的路径。剪除异步的清零和置位信号的路径。剪除穿过ESB(嵌入式系统块)的路径。剪除不相关时钟之间的路径。锁存器同步元素分析。I/O路径的时钟建立和保持关系。在缺省情况下，这些路径都将被当做伪路径处理 Quartus II中，一些设置选项可以用来控制时序分析和报告。例如分析哪些路径，不分析哪些路径，如何报告时序等。 V1.027河北科技大学共五十七页4.2.1 指定全局时序(sh x)约束时序分析(fnx)和报告选项（2）每个时钟显示10个最慢的目的寄存器每个时钟显示10个最慢的源寄存器显示200条最差的路径。不

14、报告fmax在250MHz以上的路径。fmax 最高频率； slack 时序裕量；tsu 时钟建立时间； th 时钟保持时间；tco 时钟输出延时； tpd 引脚到引脚延迟在缺省情况下，这些路径都将被当做伪路径处理不报告建立时间tsu在3ns以下的路径。 V1.028河北科技大学共五十七页4.2.1 指定(zhdng)全局时序约束时序(sh x)向导通过时序向导（Timing Wizard）工具来设置全局的时序约束，可系统、完整设置。运行【Assignment】 【Wizards】 【Timing Wizard】 V1.029河北科技大学共五十七页4.2.2 指定个别时序(sh x)约束指定个

15、别时钟(shzhng)要求个别时序约束输入最大最小延时输出最大最小延时反相时钟非时钟tCO要求（最大、最小）、 tSU要求、 tH要求、 tPD要求剪除时序路径个别时序约束的对象单点点到点通配符时序组 V1.030河北科技大学共五十七页4.2.2 指定个别(gbi)时序约束时钟分类：独立时钟：( absolute clock)独立于其他时钟而存在(cnzi)的时钟衍生时钟：(derived clock)指由某个独立时钟派生出的时钟在一个工程中，允许有多个独立和衍生时钟存在；独立时钟之间是非相关时钟；独立时钟和其衍生时钟之间是相关时钟。发射沿捕获沿 偏移 基准时钟 衍生时钟 V1.031河北科技

16、大学共五十七页4.2.2 指定(zhdng)个别时序约束指定个别(gbi)时钟要求独立时钟之间是非相关时钟，而独立时钟和其衍生时钟之间是相关时钟，缺省情况下，QuartusII不分析非相关时钟之间的路径。指定独立时钟要求时，须显式指定该时钟的Fmax和占空比。指定衍生时钟要求时，只需指定衍生时钟相对于产生该衍生时钟的独立时钟的相位差、分频或倍频比等参数。 V1.032河北科技大学共五十七页4.2.2 指定个别(gbi)时序约束指定(zhdng)个别时钟要求独立时钟设置衍生时钟设置单击增加新设置应用于某节点，可不填 V1.033河北科技大学共五十七页4.2.2 指定个别(gbi)时序约束指定个别

17、时钟(shzhng)要求设置为衍生时钟衍生时钟设置需先设置了其独立时钟后添加设置。输入衍生时钟设置的名称输入衍生时钟节点的名称选择衍生时钟基于那个独立时钟乘率除率占空比偏移设置反相设置应用于某节点，可不填 V1.034河北科技大学共五十七页4.2.2 指定个别(gbi)时序约束指定(zhdng)个别时钟要求 在高级设计中，设计者应对所有时钟都进行约束，确保STA（Static Timimg Analysis）分析结果的正确性和完整性。通过更改TCL约束文件的方法，具有更好的延续性（不同版本）。附加一条独立时钟约束：create_base_clock fmax -duty_cycle -targ

18、et -no_target -entity -disable 附加一条衍生时钟约束：create_relative_clock base_clock -duty_cycle -multiply -divide -offset -invert-target -no_target -entity -disable V1.035河北科技大学共五十七页4.2.1 指定个别(gbi)时序约束个别(gbi)时序约束 Quartus II 中对节点或模块的个别（individual）时序约束均是通过约束编辑器（Assignment Editor）来设定的。 V1.036河北科技大学共五十七页4.2.1 指定

19、个别(gbi)时序约束个别(gbi)时序约束（1）时钟设置（Clock Setting）输入时钟管脚或者内部时钟节点 在“指定个别时钟要求” 中时钟要求并没有和实际设计中的网络或节点一一对应。(如上图中“应用于某节点”未指定）。 在Assignment Editor中，可设置某物理节点的时钟特性，即与“时钟要求”联系起来。输入时钟引脚或内部节点名称选择 clock setting选择 已定义的独立或衍生时钟约束 V1.037河北科技大学共五十七页4.2.1 指定(zhdng)个别时序约束个别(gbi)时序约束（2）输入最大/最小延时（Input Maximum/Minimum Delay) “

20、输入最大延时”约束指定了外部输入路径延时的最差情况，外部延时实际上包含了上游器件的TCO和PCB走线延时。 外部器件与FPGA同相CLK，数据到达时间可能晚，延时CLK，以保证建立时间。即满足： tsuAtclk-Input Max Delay “输入最小延时”约束指定了外部延时的最小情况，则工具调整满足FPGA保持时间需求。调整CLK延时，以保证足够保持时间。即满足：thAInput Min Delay延时：指到达FPGA时数据和时钟的延时差 V1.038河北科技大学共五十七页4.2.1 指定个别时序(sh x)约束个别时序(sh x)约束（3）输出最大/最小延时（Output Maximu

21、m/Minimum Delay) “输出最大延时”约束指定了外部输出路径延时的最差情况，外部延时实际上包含了下游器件的tsu和PCB走线延时。 外部器件与FPGA同相CLK，FPGA数据输出延时尽可能小，以保证不破坏建立时间。tcoBtclk-Output Max Delay “输出最小延时”约束指定了外部延时的最小情况，则工具调整满足FPGA保持时间需求。调整CLK延时，以保证足够保持时间。tclkOUTput Min Delay V1.039河北科技大学共五十七页4.2.1 指定个别(gbi)时序约束个别(gbi)时序约束（4）反相时钟(Inverted Clock) 如果设计中某些触发器

22、采用反相时钟工作，时序分析工具会自动识别，但如果产生反相时钟的逻辑复杂，在约束中需显式设置反相时钟.如图，在Assignment Editor 中设置 V1.040河北科技大学共五十七页4.2.1 指定个别时序(sh x)约束个别(gbi)时序约束（5）非时钟(Not a Clock) 时序分析工具会自动将穿过内部逻辑送到触发器时钟输入端的管脚作为时钟。可以用“Not a Clock”约束将其从时序分析中去除。如图，在Assignment Editor 中设置 V1.041河北科技大学共五十七页4.2.1 指定个别时序(sh x)约束个别时序(sh x)约束（6）tCO要求(最大最小)：对管脚

23、或输出寄存器设置tCO约束，或者指定从输出寄存器到管脚的tCO。（7）tH要求：对管脚、输入寄存器、从管脚到输入寄存器，或者从时钟管脚到输入寄存器的tH约束。（8）tPD要求：对从输入管脚到输出管脚、从输入管脚到寄存器、从寄存器到寄存器，或者从输出寄存器到管脚指定的tPD约束，或者对输入管脚进行单点约束。（9）tSU要求：对输入管脚、输入寄存器、从输入管脚到输入寄存器，或从时钟管脚到输入寄存器到指定的tSU约束。个别的时序约束比全局约束有更高的优先级（10）剪除时序路径：对除前面介绍的全局的伪路径剪除功能之外，在Assignment Editor 中可指定专门的时序路径，将其剪除，使其不在时序

24、报告中体现。 V1.042河北科技大学共五十七页4.2.2 指定(zhdng)个别时序约束个别(gbi)时序约束的对象（1）单点（2）点到点（3）通配符（4）时序组 V1.043河北科技大学共五十七页4.2.2 指定(zhdng)个别时序约束个别(gbi)时序约束的对象（1）单点（Single Point） 在一个“输入最大/最小延时”的设置，如果对输入的管脚进行单点约束，那么这个设置将对输入管脚到不同时钟驱动器的所有寄存器路径有效。 V1.044河北科技大学共五十七页4.2.2 指定个别时序(sh x)约束个别时序(sh x)约束的对象（2）点到点（Point-to- Point ） 在一个

25、“输入最大/最小延时”的设置，如果对 “从时钟管脚到数据输入管脚”进行点对点约束，那么这个设置将对输入数据管脚到指定时钟驱动器的寄存器路径有效。 V1.045河北科技大学共五十七页4.2.2 指定(zhdng)个别时序约束个别时序约束(yush)的对象（3）通配符（Wildcard ） 通配符有两种： “ * ” 用来代替零个或多个字符； “ ？” 用来代替单个字符。如我们建立约束： From “data” to “Rg*”或 From “data” to “Rg？”那么将约束 data 到 Rg1 和data 到 Rg2 两条路径。 V1.046河北科技大学共五十七页4.2.2 指定个别(g

26、bi)时序约束个别(gbi)时序约束的对象（4）时序组（Time Group）增加和移去的成员在上面添加的里面去除的子成员时序组名称在Quartus II工具中，可以先建一些时序组，一个时序组可以包含设计中的任意节点，在做时序约束时，对这些时序组约束，即对其相关的路径进行了约束。 V1.047河北科技大学共五十七页时序(sh x)约束与时序(sh x)分析时序约束与时序分析基础设置时序约束的常用(chn yn)方法高级时序分析最小化时序分析使用TCL工具进行高级时序分析 V1.048河北科技大学共五十七页4.3高级(goj)时序分析-4.3.1 时钟偏斜-4.3.2 多时钟域-4.3.3 多周

27、期约束-4.3.4 伪路径(ljng)-4.3.5 修正保持时间违规-4.3.6 异步时钟域时序分析 V1.049河北科技大学共五十七页4.3.1 时钟(shzhng)偏斜一、派生(pishng)时钟DQINPUTVCCINPUTVCCDQDQDQDQDQOUTPUTINPUTOUTbOUTainainbclock_aAB2.411ns1.847ns7.141ns 在设计中，派生时钟（或衍生时钟）往往有较大延迟，如果数据延迟过小，即可能发生偏斜错误。如图，从时钟管脚clock_a到寄存器inst5的延时为1.847ns；clock_a到寄存器inst4的延时为7.141ns；时钟偏斜为：5.2

28、94nsinst5的tco+数据延时2.411ns建立时间为：-2.883nsinsts4的固有保持时间0.710ns保持时间更无法满足inst4inst5解决方法：可以通过人为增加数据路径的延时来满足时序要求。有两种方法增加路径延时：增加逻辑延时：在路径中增加延时单元（在逻辑中插入LCELL）；增加走线延时：通过手动定位源端和目的端寄存器来增加互连线延时。 V1.050河北科技大学共五十七页4.3.1 时钟(shzhng)偏斜二、异步存储器 异步存储器表现得像锁存器（latch），设计(shj)必须检查其建立和保持时间。如图，从clock6到目的寄存器的时钟延时为9.251ns；clock6

29、到源寄存的延时为2.302ns；时钟偏斜为：6.949ns源寄存器的tco+数据延时3.503ns建立时间为：-3.446ns存储器的固有保持时间0.106ns时钟偏斜大于数据延时，保持时间更无法满足解决方法：同派生时钟的处理方法增加逻辑延时：在路径中增加延时单元（在逻辑中插入LCELL）；增加走线延时：通过手动定位源端和目的端寄存器来增加互连线延时。DQDQDQDQclock69.251ns2.302ns4069bits RAMData8.0Wraddress11.0Rdaddress11.0WrenABDclock23.503ns V1.051河北科技大学共五十七页4.3.2 多时钟(sh

30、zhng)域一、多时钟(shzhng)路径 设计中有多个工作时钟，系统为多时钟域；Quartus II工具会对各时钟域中相关时钟的寄存器到寄存器路径时序，缺省情况下，自动剪除非相关时钟之间的路径。 如果非相关时钟或非同时钟域的时钟是事实相关（如外电路引进的多时钟），需通过指定时钟关系再进行合理约束。二、指定时钟关系 要约束不同时钟域之间的路径，首先定义一个独立时钟（虚拟时钟），然后在这个时钟的基础上定义衍生时钟，选择倍频关系、占空比、偏移和反相设置等，再将时钟与不同域的时钟节点关联。 这样，分析工具就会将这两个时钟之间的路径作为相关路径，时序约束即按两时钟之间的关系约束 Altera器件中PLL可以有多输出时钟，即使这些时钟之间频率、相位、延时以及偏移都不同，Quartus工具会将其做相关时钟，除非通过Assignment Editor将这些输出时钟分别定义为独立时钟。 V1.052河北科技大学共五十七页4.3.2 多时钟(shzhng)域三、分析时序(sh x)报告 非同时钟域的时钟指定时钟关系后，编译后即在报告中出现路径。如图，将clkA和clkB指定关系，报告出现如下： V1.053河北科技大学共五十七页4.3.3 多周期(zhuq)约束一、多周期(zhuq)路径 所谓多周期路径是指需要一个时钟周期以上数据稳定时间的路径。 通常的时序路