序列检测器设计

1、基于FPGA的简要通信模块(m kui)设计数字(shz)系统设计实例三怀化学院物理与信息工程系指导老师：杨会平共十九页设计流程(lichng)框图怀化学院(xuyun)物理与信息工程系共十九页1-1 设计(shj)背景及意义 广泛应用于生活、军事、航空航天等各个领域（密码锁、数据通信、雷达、遥感、航天控制等）。中小规模的数字集成电路构成的传统序列检测器电路往往存在电路设计复杂、体积大、抗干扰能力差以及设计困难(kn nn)、设计周期长等缺点 。怀化学院物理与信息工程系共十九页1-2 设计(shj)背景及意义 可编程逻辑器件（FPGA、CPLD）具有集成度高、工作速度快、可靠性高、调试方便等特

2、点，而且设计电路简单、体积小。利用VHDL硬件设计语言和模块化思想实现的序列检测器，其通用性和广泛性显著提高，可以节省大量的人力、物力、有效的缩短设计时间。目前，在工程应用中已经(y jing)取得了显著的效果。 化学院物理与信息工怀程系共十九页数字序列通信(tng xn)应用前景1、物联网(lin wn)的身份验证系统2、智能门禁系统3、通信基站的应答机制基于硬件系统4、物理签名系统怀化学院物理与信息工程系共十九页 序列(xli)检测器设计序列(xli)检测器状态图S4S5S3S2S1S0任意序列检测start101010110101right怀化学院物理与信息工程系共十九页2 -1序列(x

3、li)发生器VHDL程序 architecture one of fsq is signal Q:std_logic_vector(0 to 2 ); begin process(cp) begin if (cpevent and cp =1) then if Q=111 then Q=000; else Q=Q+1; end if; end if; end process; with Q select y=D(0) when 000, D(1) when 001, D(2) when 010, D(3) when 011, D(4) when 100, D(5) when 101, D(6)

4、 when 110, D(7) when 111, null when others; end one; 共十九页2-2 序列(xli)检测器VHDL程序 architecture behv of Comucation_test is signal Q: integer range 0 to 8;beginprocess(CLK,CLR,D1) -同步复位(f wi)进程 begin if CLR=1 then Q if DIN = D1(7) then Q=1;else Q if DIN = D1(6) then Q=2;else Q if DIN = D1(5) then Q=3;else

5、 Q if DIN = D1(4) then Q=4;else Q if DIN = D1(3) then Q=5;else Q if DIN = D1(2) then Q=6;else Q if DIN = D1(1) then Q=7;else Q if DIN = D1(0) then Q=8;else Q Q=0; end case; end if; end process; process(Q) begin if Q=8 then A=0000; else A=1111; end if;end process;end behv;共十九页模块通信综合(zngh)VHDL程序 libra

6、ry ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zonghe is port( d_1 ，d_2: in std_logic_vector(7 downto 0); clk ， clr : in std_logic; a: out std_logic_vector(3 downto 0);end zonghe ;architecture one of zonghe is component fsq isport(D:in std_logic_vector(0 to 7); cp:in std_

7、logic; Y:out std_logic);end component fsq;component test1 is port (DIN,CLR,CLK: in std_logic; D1: in std_logic_vector(7 downto 0); A:out std_logic_vector(3 downto 0); end component test1 ;signal y :std_logic;begin u1:fsq port map(D1,clk,y);u2:test1 port map(y,clr,clk,D2,a);end one;共十九页3-1 序列发生器设计(sh

8、j)RLT视图共十九页4 数据通信模块(m kui)RTL示图共十九页2-1 序列(xli)检测器仿真图共十九页2-2 序列(xli)检测器仿真图共十九页4 设计(shj)问题阐述1、本设计实现一个什么样的功能？ 序列产生器和序列发生器的通信电路设计2、数字编码数据如何(rh)串行输出，串行检测？ 两个模块的时钟做到同步，设计统一的跳变触发3、怀化学院物理与信息工程系共十九页Thank You!共十九页物联网(lin wn)的身份验证系统指纹识别技术(jsh)人脸识别技术back共十九页智能(zh nn)门禁系统back共十九页智能(zh nn)基站应答back共十九页内容摘要基于FPGA的简要通信模块设计。architecture one of fsq is。if (cpevent and cp =1) then。architecture behv of Comucation_test is。signal Q: integer range 0 to 8