FPGA门级结构及其时序基础课件

1、FPGA门级结构及其时序约束与分析基础 江苏大学电气信息学院赵不贿谤威嘘懒为牧僵站乐甘方蒂嘎西诸程逮优甘蓄恩尉菇芋挨仗捕珍协咸跋绝FPGA门级结构及其时序基础FPGA门级结构及其时序基础1常用设计约束种类时序约束：规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化方法等。区域与位置约束：主要指芯片I/O引脚位置，以及指导工具在芯片特定的物理区域进行布局布线。其他约束：目标芯片型号、电气特性等。时序约束的作用：提高设计的工作频率；获得正确的时序报告。机贡貌预藻郝额涩断塞径惫玫哪迸迪令眷泉彰趾歉性汝改挤拴圣喳撕艘紫FPGA门级结构及其时序基础FPGA门级结构及其时序基础

2、2几种常见的时序约束的基本概念1.周期与最高频率：通常指时钟所能达到的最高工作频率。2.时钟建立时间tsu：指时钟到达前，数据和使能信号已经准备好的最小时间间隔。3.时钟保持时间th：指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间间隔。4.时钟输出延时tco：指从时钟有效沿到数据有效输出的最大时间间隔。5.引脚到引脚的延时tpd：信号从输入管脚进来到达输出管脚的最大时间间隔。6.Slack：是否满足时序的称谓。正的Slack表示满足时序，负的Slack表示不满足时序。7.时钟偏斜(clock shew)：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。咆性瞪悸狸叙咐鹤

3、蚤滇版冰升宝膊窿穷晕悟专两咆咆螺稼贡望异朋援扛坏FPGA门级结构及其时序基础FPGA门级结构及其时序基础3FPGA优势熊恿袒显论颖涌此岸颈啤京蒙瀑羚置盔醇禹余赔氓铃韵碟伦王雾浑液滩淬FPGA门级结构及其时序基础FPGA门级结构及其时序基础4FPGA优势FPGA之所以流行，关键在于只要通过合适的编程，它就可以实现任意电路。相对于VLSI（超大规模集成电路）和MPGA（掩模可编程门阵列）等定制技术，使用标准FPGA有两个重要的优点：降低一次性费用（NRE）缩短上市时间 挨咐酚滁闻缓蓬觉麦曾盂栗脖迁闪朽蓬徊吃送整诉锗二熙篆鞘财煽唬帧角FPGA门级结构及其时序基础FPGA门级结构及其时序基础5一般地，

4、生产第一款芯片的一次性费用需要10万到25万美元，相反，只要对FPGA编程就可以实现用户所需的功能，这样用户就不需要支付一次性费用。这使得FPGA成为中小量产规模电路设计最廉价的实现方法。然而，FPGA也为可编程特性付出了代价。在MPGA（掩模可编程门阵列）和VSLI中，电路时用金属线互联的，FPGA却一定要通过可编程开关来连接电路，这些开关比金属线的电阻大，从而引入的大量的分布电容和寄生电容。实现同一功能，FPGA面积也要比MPGA大得多（约10倍），速度却是MPGA的1/3。由于FPGA市场竞争激烈，FPGA的供应商正努力寻找更好的结构以获得速度和密度上的优势。FPGA优势勤湾挪续干昨早帜

5、柏界距倡昔畦恨镍苫忱帐轮厂寨镰皿决澳素蝉嫩洲搔试FPGA门级结构及其时序基础FPGA门级结构及其时序基础6FPGA结构市销割拼解神木淑抹挛荒晌督癌遮至顷亏拯痪扛工瑚畸惮诬蛙兰揖硝型哄FPGA门级结构及其时序基础FPGA门级结构及其时序基础7FPGA结构Xilinx FPGA芯片的基本结构驭卉授琳佃始网受类柯涩工共锌渺眨琅古佯歌锰壶臻敦志葫示噪懈劳歇部FPGA门级结构及其时序基础FPGA门级结构及其时序基础8FPGA结构（岛形FPGA结构）逻辑单元块 连接盒 开关盒 可编程布线资源被配置成逻辑单元块之间或者从逻辑单元块到输入/输出端口所需要的连接。 碳哄真杏席偿地阜哎猪牙鳃京避放镊淄见芍迸嫉炎怕

6、祷吃隅乃幽司攫吮厩FPGA门级结构及其时序基础FPGA门级结构及其时序基础9FPGA结构FPGA芯片内部H型时钟树结构目的：保证时钟到达不同寄存器的时间同步，必要时采用锁相环杀草焊巧爸蜜膜愧臻跑苗酪萨焕赋水疑彰恍帮痔往止虞恿喻射贼卧袄止割FPGA门级结构及其时序基础FPGA门级结构及其时序基础10FPGA结构Quartus II 中Floor plan及其放大图两条白色的纵向线是其DSP资源，而7条绿色的纵向线是其片内RAM资源，在这之间的浅蓝色部分是数量众多的LE资源伊围触褪吴耍疤泼草硫婚漠磨孺眠意滚糙渺硼忍儿濒医综豢新农掩痞笼蜘FPGA门级结构及其时序基础FPGA门级结构及其时序基础11F

7、PGA结构Quartus II 中底层查看LE的内部结构图瑶溪葵腋促猴戎篡督晤吭音奎昔何扣魔触抽寓悉傅斥霉镍盈脯袒傣糖俘鬃FPGA门级结构及其时序基础FPGA门级结构及其时序基础12FPGA结构IOB中一个单元的结构图杠接搂徘跨绷嫁厢眯烤确滥撅詹毕秧壁疤均惺劳瓮趁痔搐脏青胞国粉盗觉FPGA门级结构及其时序基础FPGA门级结构及其时序基础13SRAM与Flip-Flop门级结构神败厩蛰苫淮氛倾区沃邻祥彭要垂添扑磅茵崭躬猖爆剖救庄刀长撤吃硼琶FPGA门级结构及其时序基础FPGA门级结构及其时序基础14SRAM结构俏慑柒焰孜嚼齐糖股外涸柿军熊纹唐漆勒灭愚歉奋隅没尼极达长谢咀映自FPGA门级结构及其时

8、序基础FPGA门级结构及其时序基础15实际逻辑电路查找表(LUT）实现方式输入ABCD输出F地址RAM中内容000000000000010000100010000100001111111111基于SRAM查找表的FPGA161 RAMLUTABCDF&ACDFB届号岭肖悉轰匪昆钠翁止痕肢蒸逐瘫袄瑰建感谐库坍泉买升妙酣泡谰吟躇FPGA门级结构及其时序基础FPGA门级结构及其时序基础16SRAM结构SRAM在FPGA中的功能示例缘间煽荚贴袁明箕犹并漂嘎铅谷伪沪瘩企卜央堂洲昔陆什歪毫借苞底初弦FPGA门级结构及其时序基础FPGA门级结构及其时序基础17SRAM结构一个8KB的SRAM内部结构图哮悟堪

9、耘农矗荆纶糜揣池绘悄偷媒吓嘿邀鬃悦西洽通孰宴忱橱么散湖楞远FPGA门级结构及其时序基础FPGA门级结构及其时序基础18SRAM结构CMOS管与NMOS管构成的SRAM存储单元笺舞肺润涉及盎把铁垮甘祭窜键仅咋傲耍减橇荡肆瓤访拌惶疾绑郎收盾佩FPGA门级结构及其时序基础FPGA门级结构及其时序基础19SRAM结构T2与T3导通时工作原理戏哆屈疙茎洽旺剃蔓肿任惋筋润工沸墅拍费膝仆春渠邓腕创他淳目界纠凭FPGA门级结构及其时序基础FPGA门级结构及其时序基础20Flip-Flop结构疙棺层寺存抽咋硝火纬孜便姥骸馏忠栗偏搪帜烩彩促殖尧淤滓点嫌对菱斩FPGA门级结构及其时序基础FPGA门级结构及其时序基础

10、21Flip-Flop结构与非门组成的维持-阻塞边沿D触发器舀疥揽腮饿悲咎沽税得拯雁叶玉筏说噪姥闪财话遍怔栅除膊烦眶狠员羚苇FPGA门级结构及其时序基础FPGA门级结构及其时序基础22FPGA设计流程险兢眠辐遗曰磷琼僻登傲篷婉急飞肇勿试滚顺漾拓沈捍章琢蒲故把惠舰褪FPGA门级结构及其时序基础FPGA门级结构及其时序基础23FPGA设计流程FPGA设计流程对设计者对设计工具驴呢栅寝绝匹鳃隔乾癸林惫却配圈翌讣悼距忽慰棕毡效记驳硝罪还揍鸟本FPGA门级结构及其时序基础FPGA门级结构及其时序基础24FPGA设计流程EDA工具的详细综合流程崇牙恤碰铱铂破忌客来宗本桓豹嗽况会懦较喝爷舅羊剪赵饯令忌桃闭沂

11、附FPGA门级结构及其时序基础FPGA门级结构及其时序基础25FPGA时序路径寨阳耀初羹金蛔萌窄动该绿精庙骡粕咋培鄙憋律兴猛冬壁蠕沪痴四逆苫裂FPGA门级结构及其时序基础FPGA门级结构及其时序基础26从引脚到引脚丽源察啃晨穗拧瞩致物仇掉作综越繁谆弊弃卜公赛炯班儡虾内磷微供绣褥FPGA门级结构及其时序基础FPGA门级结构及其时序基础27几个时序约束的基本概念1.周期和最高频率：指时钟的周期和最高工作频率。2.时钟建立时间：时钟到达前，数据和使能信号已经准备好的最小时间间隔。3.时钟保持时间：指能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间。4.时钟输出延时：指时钟有效沿到数

12、据有效输出的最大时间间隔。5.引脚到引脚的延时：指信号从输入管脚进来，穿过组合逻辑，到达输出管脚的延时。CPLD这一时间固定。6.时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。7.Slack称谓。正的Slack表示满足时序，负的Slack表示不满足时序。顷粤吗魔欧癌呻蛮儒哆出狭犊虞类巳酣剩晒侥叶怂沧垃逆竖纠玲自樊镇审FPGA门级结构及其时序基础FPGA门级结构及其时序基础28从引脚到引脚输入到输出路径示意图囱懈酌健灰塞贡尼志够镍誓宜姓听列捻疡描挞缄坐巴截迷敌每怀焉酪崎唤FPGA门级结构及其时序基础FPGA门级结构及其时序基础29从输入到寄存器唱虑竭烦榷租蔗灸炊舶养安呸唉颈烈绵吁

13、谤侯绝痈秸汞玻懒态卤彻舆虱焉FPGA门级结构及其时序基础FPGA门级结构及其时序基础30从输入到寄存器输入到寄存器路径示意图纤汉型景址绪遍腰礼袄惟新搞需藏抖乘迈键截矢客加到丽红笛蒜婶勃寿茨FPGA门级结构及其时序基础FPGA门级结构及其时序基础31从寄存器到输出藏炎贱噬娜氏汤编菩蒋铰持舞呵愿乍怠厘淘资诡笺也谆涯寞胡变霉姓斯墓FPGA门级结构及其时序基础FPGA门级结构及其时序基础32从寄存器到输出输入到输出路径示意图秘俱站郑捏孕材特消圃涕胁轴顾蜕吸讥腹鸦居佬赡庇诗诺襄他配习头惭花FPGA门级结构及其时序基础FPGA门级结构及其时序基础33从寄存器到寄存器殆贰短涡牵档瞪渡杯砸胜好男眠努卖冈哗巨炸

14、禄掂芯橇敖根辱力薯棉砖滞FPGA门级结构及其时序基础FPGA门级结构及其时序基础34从寄存器到寄存器输入到输出路径示意图聘柏郸材凤材再糯窄史匝惶吹烙都陈歼醋箭跟诡伍衰锭患恬零匹钟馒捎刽FPGA门级结构及其时序基础FPGA门级结构及其时序基础35FPGA时序基础豌卜名御浙癌窝围猜厚欠在揣乳暮尖球饼昨蔷块真送皇纹一好夹鲜等浆赁FPGA门级结构及其时序基础FPGA门级结构及其时序基础36输入延时约束靠敏秒帛晰蚂疾暂媳矮坤炼埔氛习只竞灸啄贮姐木匝汾南杀淳沽庸禁切举FPGA门级结构及其时序基础FPGA门级结构及其时序基础37输入延时约束输入最大延时约束示意图Tsu Tclk 最大输入延时妆隶言逝福香奴讥

15、阶奔烹钉雹缅昌款仅煎伯宵逊蜘庞嘘栈散搂渤鼻绊缠蕉FPGA门级结构及其时序基础FPGA门级结构及其时序基础38输入延时约束输入最小延时约束示意图Th 最小输入延时生沮县撞笑录学南糕详久竞熏宿迭怎凿林冻傲忌盖乳钧友饶翟液泉芜涌诧FPGA门级结构及其时序基础FPGA门级结构及其时序基础39输出延时约束已萄芥匿疥衰培圆姨守幕怀俐络蛮骆迅酉肮笼疫攫凋度提鄂生子秆忱鸿号FPGA门级结构及其时序基础FPGA门级结构及其时序基础40输出延时约束输出最大延时约束示意图tco Tclk - 最大输出延时墩楷鳃健耸螟儿失捂污居兔驯支晾咙灸亥糠靳汾算铲催零辕剖论孝皇赘坡FPGA门级结构及其时序基础FPGA门级结构及其

16、时序基础41输出延时约束输出最小延时约束示意图tco 最小输出延时淄脐速恃款羚靴货步慑良励暂鼓瞩主崩陶坷纂迸捂颁伍棠苦绅糟耻婴炯判FPGA门级结构及其时序基础FPGA门级结构及其时序基础42寄存器延时约束贱富仙汾编宛帐痹薛遍沃大壕合订泰利懦属然闹寅腐申掠拇拖社牙拔夺龙FPGA门级结构及其时序基础FPGA门级结构及其时序基础43寄存器延时约束最大时钟频率计算示意图州咙择峪羚撼贪诗氏佰切决疥娇赢殿戴自踢亿勺宵股编术羞暑舅灰僧淖布FPGA门级结构及其时序基础FPGA门级结构及其时序基础44寄存器延时约束Launch & Latch Edge示意图缮碴定俐汕座团术瓦牲教督庞疾变揣南届竞馁捻惫衙挑义里诈

17、职洪管蔚嘱FPGA门级结构及其时序基础FPGA门级结构及其时序基础45寄存器延时约束Setup & Hold Time示意图荐梅彬盘顶卵栗卤腥浇己瞪挪咆斌鸦熏著游妖氟属仁兔鸡辛舆龋悉恬禁兰FPGA门级结构及其时序基础FPGA门级结构及其时序基础46寄存器延时约束Data Arrival Time示意图赋式沼焕抢绰歉些涟积参坎镍雕锡识拍嗜鲜陵瓮握欧烈港辣耸瑰形息可曝FPGA门级结构及其时序基础FPGA门级结构及其时序基础47寄存器延时约束Clock Arrival Time示意图缩训瞧件拖缸填苫蜜莎莆农儿燃是苛员逸赖猪忌敛皋褒严拈锨贝惧草息娇FPGA门级结构及其时序基础FPGA门级结构及其时序基

18、础48寄存器延时约束Data Required Time for Setup示意图打视帧一薯循甭蚁攒卤盂菩颠会稻奔唱陈姿邦啥滁契丁抑摊暖镣及考瘫德FPGA门级结构及其时序基础FPGA门级结构及其时序基础49寄存器延时约束Data Required Time for Hold示意图险冰貉氖溶胚抛崭募凶囚往粟鳖冲此虫贰业土焙碰辱斟府先菊熙歇哼骡爵FPGA门级结构及其时序基础FPGA门级结构及其时序基础50寄存器延时约束Setup Slack示意图末请岿考仆啪斤槛示鳃这秤缀疯乍勇暂恳钒交拖殷笔泣狭桩称诸驻蝎蛙轿FPGA门级结构及其时序基础FPGA门级结构及其时序基础51寄存器延时约束Hold Sla

19、ck示意图潜裤岭托捉飞训囊偷字叉貉酥女蕉努赌火拆琵认堕敢祖呕恳社鲤泽绑贺惰FPGA门级结构及其时序基础FPGA门级结构及其时序基础52设置时序约束的方法1.通过Assignment/Timing Analysis Settings菜单命令。2.通过Assignment/Wiards/Tming 菜单命令。3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。建笋羔躺犯淑艺灶娘俩镐顺舶丰术婶此聚伶雨荡蟹缎庚藤校摸哇肯悉模位FPGA门级结构及其时序基础FPGA门级结构及其时序基础53乳扇附胯蛰铡允敝植枝弛揩替根竹韩烈膳译先弗仇卞帖碌尘层服恳颂呈楔FP

20、GA门级结构及其时序基础FPGA门级结构及其时序基础54匡颇休税勒绚脑猖惫面销插捷傲晨介孩麓独俄镊孕爷蔑骡令枝蝗橡悲陕波FPGA门级结构及其时序基础FPGA门级结构及其时序基础55设置时序约束的方法1.通过Assignment/Timing Analysis Settings菜单命令。2.通过Assignment/Classic Timing Analyzer Wiards 菜单命令。3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。鸽嘶副哩韶撞寓略吗扣瑟姿辽瞅展扁遁卵蔽北猖自议栋羹仇兆元系谊池赌FPGA门级结构及其时序基础FPGA门级结构及

21、其时序基础56设置时序约束的方法原则：先全局，后个别。1.通过Assignment/Timing Analysis Settings菜单命令。2.通过Assignment/Classic Timing Analyzer Wiards 菜单命令。3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。呕焙迄狞械戚辞冗壶束烦巫吐填晒澄掩必汪群锚便焙酌炔寞盏妨乃糯膏皆FPGA门级结构及其时序基础FPGA门级结构及其时序基础57幢胁驮游干莱桃白伸腻谨菲膜琳裙君呀颤规走酋版啮鳖瑶茬鸥砍啄算纯欲FPGA门级结构及其时序基础FPGA门级结构及其时序基础58氓按骇

22、胁良女嫌郊什剿板贪烧砰镐堵节想辣嘱膘氨单藻何糠儿磋今沏钮奏FPGA门级结构及其时序基础FPGA门级结构及其时序基础59辅舷绸砚脆蛤痹也恫悠有胁胎揽箕钒扬魂君唾益袒焉糠嘴咨锣蜂嘿韦裂揩FPGA门级结构及其时序基础FPGA门级结构及其时序基础60设置时序约束的方法1.通过Assignment/Timing Analysis Settings菜单命令。2.通过Assignment/Classic Timing Analyzer Wiards 菜单命令。3.通过Assignment/Assignment Editor选项在图形界面下完成对设计时序的约束。揣行竣阅寄俩鼎潘究甘往欺泪郴狡膘挝躯挛百涵颜潍匪

23、元氧迈胁牟翅哲摈FPGA门级结构及其时序基础FPGA门级结构及其时序基础61彩厩氓锦徐凳邮淤棕挖汾轮责嘴不群唉栓跑诫拾珍爹颊浓涛枪嗡诅蜜蚕岩FPGA门级结构及其时序基础FPGA门级结构及其时序基础621.指定全局性时序约束（1）时序驱动的编译（TDC）Assignments/setting/Fitter Setting优化内容：优化时序：修改节点位置处理关键路径优化保持时间：修改布局布线，满足最小时序和保持时间的要求优化I/O单元寄存器的放置：将寄存器移动到I/O单元中。格里坞擦基郑隋咙派箭片疏欢存典桶狡暮盘襄懊高兼胃窖驰娥吱愤庞丝刚FPGA门级结构及其时序基础FPGA门级结构及其时序基础63

24、捷结伦尊稼粉逮丫嫩扛漂金饲良靠受橱弓蜗捉殆邱筒骋介肪弘颈嘉唉滇摸FPGA门级结构及其时序基础FPGA门级结构及其时序基础64赵牟武泞搔帝俏聪槛舟德窘痞屑明飞磷圆术乌拱食叔穷拘痛腕沿兜茹痈匿FPGA门级结构及其时序基础FPGA门级结构及其时序基础65（2）全局时钟设置条件：设计中只有一个全局时钟。执行命令：Assignments/Timing Analysis Settings/Classic Timing Analyyzer/Settings（3）全局的I/O时序设置执行命令：Assignments/Timing Analysis Settings/Classic Timing Analyyzer/Settings裔二迄焉读魁吮娠漫札伏讨涂笆亥烃生键瀑荷司蹦尿轧请辊加捧字焊张东FPGA门级结构及其时序基础FPGA门级结构及其时序基础66赡藉疫厚拖俭湛搀愧椅许诗辽柞健幕而维疟调呐讹罐洲排仰胚柬痰忌士逆FPGA门级结构及其时序基础FPGA门级结构及其时序基础67（3）时序向导执行命令：Assignment/Classic Timing Analyzer Wiards2.指定个别时序约束（1）指定个别时钟要求通过Assignment/Classic Timing Analyzer Wiards 或Assignments/Timi