集成电路的设计以及验证办法

1、第一讲集成电路的设计以及验证办法集成电路产业发展历程摩尔定律:每平方厘米的晶体管数每18个月翻一番 芯片的最大时钟频率大概每年增长一倍集成电路设计方法 手工设计阶段 计算机辅助设计 计算机辅助工程 电子设计自动化 (HDL语言和综合工具)VLSI EDA硬件描述语言:HDL hardware description language verilog HDL VHDL 实现从抽象的行为与功能描述到具体的内部线路结构描述 自动综合工具:ASIC的概念ASIC (Application Specified Integrated Circuit) 专用集成电路设计过程:ASIC设计者用HDL在RTL级

2、实现逻辑功能EDA工具提供商提供综合工具将RTL代码转换成ASIC生产商提供的基本功能逻辑单元 布局布线工具完成后端版面设计SOC system on chipIP (intellectual property) 知识产权 核(core) 设计好并通过验证的模块全定制所有版图都是设计者设计完成,制造厂商只需要将其印刷在晶片上. 全定制设计开始于晶体管级灵活:能控制所有的电路参数,能达到最好的性能和最低功耗. 设计成本高,风险大.适合于可多次复用,产量非常大或对性能功耗要求非常苛刻的设计,如CPU, 标准单元电路半定制标准单元是已设计好的具有一定逻辑功能的单元电路,这些单元电路已经完成了紧凑的布

3、局布线,经过严格测试,能保证逻辑功能和严格时序.如门电路,触发器,RAM等单元电路由专用集成电路厂商设计好并放入他们的标准单元库中提供给设计者. 需要所有掩膜层设计,周期相对长(2月),少量成本高体积小,支持复杂设计,用户定制性能好,批量生产成本低门阵列采用一种掩膜版编程的集成电路设计技术.生产厂商提供的基片上完成生产的基本阵列,需要定制的只有掩膜层只有布线层二输入与非门 (门海) 效率低嵌入式门阵列, 结构化专用集成电路 基片上已经集成了一些逻辑功能块 如处理器, RAM,DLL等成本低 资源浪费 不够灵活 周期短(2周) FPGA基于SRAM技术,结构灵活,但逻辑不能保持, 资源丰富,支持

4、大规模电路设计(百万门),价格昂贵CPLD 基于Flash技术,逻辑写入后可以保持,结构简单,逻辑延时小,功耗小,资源少,价格低.PLD市场目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家为专业PLD公司，并且前3家几乎占有了90的市场份额，而我们一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布线的工具为Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。功能仿真:典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、A

5、ldec公司 的Active、Cadense公司的NC。综合工具：典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。DRC: Design Rule Check ERC: Electrical Rule Check RTL register-transfer level等效性检查:检查两个设计在功能上是否等价功能正确的参考设计 修改后的实现设计（待验证的设计）预研阶段顶层设计阶段模块设计阶段模块实现阶段子系统仿真阶段系统仿真,综合和版面设计前门级仿真阶段后端版面设计测试矢量准备后端仿真生产硅片测试预研任务:初始

6、的产品系统结构设计产品的初始规划与资源需求统计风险和成本分析可行性分析:利润模型分析,开发周期分析,资源需求分析,初始架构设计输出:项目时间和资源需求估计面积估计研发预算估计初始系统结构设计风险分析目标 可行性 设计线路 开发工具的选择顶层设计阶段任务： 书写功能需求说明顶层结构必备项分析必选项-需要考虑技术灵活性、资源需求及开发周期完成顶层结构设计说明确定关键的模块（尽早开始）确定需要的第三方IP模块选择开发组成员确定新的开发工具确定开发流程/路线讨论风险预计硅片面积、输入/输出引脚数 开销和功耗顶层设计阶段输出： 功能需求说明顶层结构设计说明初始的开发计划和资源需求项目经理任务：完成项目计

7、划确定资源（项目组、设备 工具）组织培训课程模块级详细设计阶段任务：顶层架构分解成更小的模块定义模块的功能和接口回顾并完善上一阶段完成的初始项目开发计划和顶层结构设计文档风险分析（作必要修改 降低风险）组织开发小组学习开发规范（代码风格、开发环境的目录结构、综合命令脚本）检查芯片设计规则（温度 封装 引脚 供电）重新估计芯片门数模块级详细设计阶段输出：所有模块的设计文档准确的项目开发计划项目经理任务：分析和管理开发风险更新开发计划、分配工作开始考虑芯片验证/确认建立一个文档/代码管理机制模块实现阶段任务：模块及设计、编码、测试和综合芯片级的测试环境设计、编码和测试给出一个更准确的芯片面积估计模

8、块实现阶段输出：所有的模块设计、代码和模块级的测试初始的模块级综合最终决定芯片的引脚模块实现阶段管理者的任务：提供文档规范和对设计文档验收设立和讲解验收过程 确定哪些部分在什么时候验收每周组织会议 了解进度 对发现的问题进行解决生产厂商谈判初始化版图设计的时间 以及需其他提交材料验收测试设计 分析测试覆盖率开始安排资源准备 项目原型化和硅片测试准备好第三方芯片的仿真模型风险分析：项目进度 芯片面积模块设计：细化设计说明-模块设计-编码-仿真-综合子系统仿真阶段任务：撰写并验收测试列表文档撰写测试伪代码 仿真输出：仿真结果系统仿真、综合和版图设计前门级仿真任务：撰写和验收系统测试文档编写测试代码

9、进行RTL级仿真和门级别仿真记录跟踪问题的解决过程检查芯片是否满足设计规范开始撰写芯片的是使用指南编写系统综合脚本、对系统进行综合根据芯片特性，画出芯片内模块布局位置系统仿真、综合和版图设计前门级仿真输出RTL级仿真和门级仿真 测试报告综合后的网表后端版面设计 （由ASIC生产商完成）后端版图设计包括: 平面图设计,模块布局,时钟树插入,布线,时序分析ASIC生产商输出：布局布线完成后的时间面积信息布局布线完成后的网表和标准延时信息硅片制造的信息 连接负载文件, 电容负载文件, 标准时延格式文件任务：测试版和最终版网表的版图设计检查网表和测试矢量的错误生成版图设计后的时间和面积信息版面设计后仿

10、真/综合阶段输出：最终版本的网表测试矢量文件版面设计后仿真和静态时序分析结果任务：综合测试电路插入和测试矢量生成生成一个版图设计文档支持版图设计（平面设计和版图检查）版图设计之后的重新综合生产签字阶段测试硅片准备阶段硅片测试阶段架构(Architecture)设计1、芯片架构选择和设计2、芯片设计的特殊考虑3、制定架构（或功能）规范(Architecture Specification)4、制定芯片功能验证计划芯片架构选择和设计软硬件的划分硬件功能模块的划分IP选择和设计模块互连机制的选择和设计架构的建模和仿真芯片设计的特殊考虑芯片制造商和工艺选择设计的层次化时序闭合性设计可调试性设计可测试性设计可验证性设计低功耗设计制定架构（或功能）规范制定功能验证计划ASIC 设计思想层次化设计 自上而下 自下而上 结合串行设计流水线技术乒乓操作流水线的基本概念流水线的性能指标流水线的吞吐率解决流水线瓶颈的方法之一：瓶颈段细分流水线的性能指标流水线的吞吐率解决流水线瓶颈的