专用集成电路 论文

1、硬件描述语言在专用集成电路设计中的应用电子信息工程二班 20100210110205 季立轩摘要：介绍了硬件描述语言VHDL的特点，讨论了 VHDL语言用于集成电路的目的、VHDL 语言结构、VHDL语言与计算机高级语言的区别及寄存器RTL描述方式的限制，阐述了在可编 程ASIC设计中降低目标器件硬件资源占用率的技巧及方法。关键字：硬件描述语言VHDL、专用集成电路在电子学中，硬件描述语言（英语：hardware description language, HDL）是用来描述电子 电路（特别是数字电路）功能、行为的语言，可以在寄存器传输级、行为级、逻辑门级等对数 字电路系统进行描述。随着自动化

2、逻辑综合工具的发展，硬件描述语言可以被这些工具识别， 并自动转换到逻辑门级网表，使得硬件描述语言可以被用来进行电路系统设计，并能通过逻辑 仿真的形式验证电路功能。设计完成后，可以使用逻辑综合工具生成低抽象级别（门级）的网 表（即连线表）。以下就是主要讲的硬件描述语言VHDL的简单介绍：随着现场可编程门阵列（FPGA ）和复杂可编程逻辑器件（CPLD ）的出现,使得电子系统的设计 者利用与器件相应的电子设计自动化（EDA）软件,在办公室或实验室就可以设计自己的专用集成 电路（ASIC）器件.可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性,而且器件具有 用户可编程特性,大大缩短了设计周

3、期，减少了设计费用，降低了设计风险.可编程ASIC还具有将 器件在系统内或电路板上直接编程的能力，使电子系统的设计、开发、更新与维护变得非常方便. 当可编程ASIC器件的集成度达到万门以上时,采用原理图输入的设计方法显得过于烦琐,门级描 述变得难以管理，不得不采用更抽象的描述方法,并接收高层次、自顶向下的设计方法.硬件描述 语言VHDL具有硬件描述功能强，仿真语句和库函数丰富，标准规范易于共享和复用，与硬件工艺 无关以及支持大规模设计的分解和已有设计的再利用等特点,因此,在当今可编程ASIC的设计中 得到了越来越广泛的应用。一：硬件描述语言的结构硬件描述语言是对电路系统的结构、行为的标准文本描

4、述。硬件描述语言和一些并行编程 语言一样存在并行性的表达方式。然而，和大多数用于软件设计的编程语言不同，硬件描述语 言可以描述硬件系统在不同时间的时序行为，而时序性正是硬件电路的重要性质之一。在计算 机辅助设计中，用于描述电路模块中连线、各层次模块之间互连的硬件描述语言代码，被称为 “网表”。硬件描述语言可以在结构级（或称逻辑门级）、行为级、寄存器传输级这几种不同的 层次上对电路进行描述，实现同一功能的硬件描述语言也可以使用任一层次的硬件描述语言代 码来描述。通过逻辑综合，后两种层次的硬件描述语言代码可以被转换到低抽象级别的门级描 述，但是采用不同厂商的工具、使用不同的综合设置策略可能会产生不

5、同的结果。在实现具体的硬件电路之前，设计人员可以利用硬件描述语言来进行仿真。在硬件实现的 过程中，硬件描述语言的源文件通常会被转换成一种类似可执行文件的中间文件，该文件可以 解释硬件描述语言的各种代码、语句的语义。正由于此，硬件描述语言具有了类似软件编程语 言的一些性质，但是总体来说，它仍然属于规约语言、建模语言的范畴。模拟电路也有自己的 硬件描述语言，但和数字电路的差异较大。二：寄存器RTL描述的限制由RTL描述所生成的逻辑电路中，寄存器的引入通常是通过WAIT和IF语句测试敏感信 号边沿来实现的。一般来说寄存器的个数和位置与RTL描述的情况一致，但是寄存器描述不是 任意的，而是有一定限制。

6、禁止在一个进程中存在两个寄存器描述，也就是说在一个进程中只能存在一个边沿测试 描述语句。例如：在一个进程中IF(CLK1 EVENTANDCLK1= 1)THENOUT1=A;ENDIF;IF(CLK2 EVENTANDCLK2= 1 )THENOUT2=B;ENDIF;是错误的。禁止使用IF语句中的ELSE项一般情况下，不要将产生寄存器的赋值语句放在IF语句的ELSE条件分支上，但可以放在 ELSIF语句上。例如IF(CLK EVENTANDCLK= 1)THENSIGNAL1=C;ELSESIGNAL2=D;ENDIF;是错误的。寄存器描述中，不能将边沿表达式当成操作数，并且必须代入信号值

7、。例如：IF(CLK EVENTANDCLK= 1 )THENTEMP:=C;ENDIF;OUT3=TEMP;这里TEMP必须代入信号值。三、提高硬件资源利用率的技巧与方法用VHDL语言设计电路的最终目的是将设计思想通过目标器件体现出来，因此提高VHDL 设计在目标器件的资源利用率是设计成功与否的关键.实践表明，尽管目前各种VHDL设计平台 均具有逻辑化简及优化功能，但不合理的VHDL设计往往占用过多的寄存器(REGISTER)或通 用逻辑块(GLB)，从而使得不能在目标器件中适配，因此必须了解VHDL语言的特点，特别需要 注意以下几个方面：在没有必要时，应尽量避免在电路中插入寄存器，否则既影

8、响电路的工作速度，又将占用 不必要的硬件资源。特别在IF语句中，由于条件涵盖不完整，综合器将引入锁存器。例如： IF(ENA= 1”)THENOUT4=DATA;ENDIF由于没有ELSE语句，将引入一个锁存器，引入的 锁存器将ENA当成使能信号，DATA作为数据输入。一般地，如果希望将进程中的某些计算结果存储在触发器中，而另一些值可以不随时钟 的控制而独立发生改变，最有效的办法是将这种类型的逻辑行为描述分别放在两个进程中完成。 把需要寄存器赋值，即随时钟同步赋值功能放在具有边沿检测的IF条件句的进程中，而将组合 电路放在另一个进程中，然后利用信号来完成两个进程的通信在许多情况下，这种设计方法

9、能 有效地降低寄存器数目，从而减少对芯片资源的占用，提高系统的运行速度。例如，一个具有异步清零(CLR)，使能(ENA)进位输出(CARRY-OUT的十进制计数器的VHDL源程序如下:libraryieee;useieee.std-logic-1164.all;useieee.std-logic-unsigned.all;entitycnt10isport(clk,clr,ena:instd-logic; carry-out:outstd-logic;cq:outstd-logic-vector(3downto0);endcnt10;architecturebehavofcnt10is sig

10、nalcqi:std-logic-vector(3downto0);beginprocess(clk,clr,ena)beginifclr=Tthencqi=0000”; elsif(clkeventandclk=1)then ifena=1then ifcqi9thencqi=cqi+1; elsecqi=0000;endif;endif;Endprocess;process(cqi)beginCLKCQ0CQ1CQ2CQ3CARRY-OUTCARRY OTTTendif;殍JULJUULmULLUU jLrLrmj_rurLn图i十进制计数器仿真波形=ifcqi=9thencarry-ou

11、t=1;elsecarry-out=0;endif;endprocess;cq=cqi;endbehav;在本设计中，将进位输出CARRY-OUT与计数状态CQ放在两个进程中，只需要4个寄存器， 但如果将进位输出放在IF条件句中，则需要5个寄存器，并且从图1所示仿真波形可以看出， 这时的进位输出CARRY-OUT若用于多位级联时，时序关系将发生错误。四、HDL与原理图输入法的关系HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移 植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计 大规模CPLD/FPGA时显得很烦琐，移植性差。在真

12、正的PLD/FPGA设计中，通常建议采用原 理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用 HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设 计要求的电路才是我们的最终目的。五、总结对于现代数字设计，硬件描述语言(HDL)是十分重要的工具。当学会了 Verilog或者VHDL， 就可以比手工绘制图表更快地描述数字系统。而且因为修改时只需要改代码，而不是烦闷地重 绘电路图，所以调试周期也会更快。然而，对代码所代表的硬件并不熟悉，使用硬件描述语言 的调试周期可能会更长。硬件描述语言用于模拟和综合。逻辑模拟是在系统转化为硬件前在

13、计算机上进行测试的强 大方法。模拟器可以检查系统中在物理硬件中不可能被测量的信号。逻辑综合把硬件描述语言 代码转换成数字逻辑电路。参考文献：1、 邓友娥电子电工技术实验 济南大学出版社2010.22、杨霓清高频电子线路实验及综合设计机械工业出版社2009.43、硬件描述语言维基百科4、 谭克俊，刘迈，于双和，冯惠，房丽萍硬件描述语言在专用集成电路设计中的应用2000.115、Samir Palnitkar. Verilog HDL: A Guilde to Digital Design and Synthesis.北京：电子工业出版 社.10. ISBN 7-121-00468-2.6、1.0 1.1 Himanshu Bhatnagar.高级 AISC 芯片综合：使用 Synopsis Design Complier、Physical Complier和 PrimeTime.北京：清华大学出版社.ISBN 97