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文档简介

1、会计学1dspADC模块讲解模块讲解第一页，编辑于星期六：六点 三十八分。The pin of ADC第1页/共40页第二页，编辑于星期六：六点 三十八分。第2页/共40页第三页，编辑于星期六：六点 三十八分。第3页/共40页第四页，编辑于星期六：六点 三十八分。start/stop mode Sample-and-hold (S/H) acquisition time window has separate prescale control第4页/共40页第五页，编辑于星期六：六点 三十八分。第5页/共40页第六页，编辑于星期六：六点 三十八分。第6页/共40页第七页，编辑于星期六：六点 三

2、十八分。第7页/共40页第八页，编辑于星期六：六点 三十八分。1. Cascaded Mode第8页/共40页第九页，编辑于星期六：六点 三十八分。Simultaneous Sampling Cascaded Sequencer Mode Example第9页/共40页第十页，编辑于星期六：六点 三十八分。2. Dual Sequencers第10页/共40页第十一页，编辑于星期六：六点 三十八分。Simultaneous Sampling Dual Sequencer Mode Example第11页/共40页第十二页，编辑于星期六：六点 三十八分。第12页/共40页第十三页，编辑于星期六：

3、六点 三十八分。ADC Core Clock and Sample-and-Hold (S/H) Clock第13页/共40页第十四页，编辑于星期六：六点 三十八分。Clock Chain to the ADC第14页/共40页第十五页，编辑于星期六：六点 三十八分。第15页/共40页第十六页，编辑于星期六：六点 三十八分。 Uint16 SUSMOD:2; / 13:12 Emulation suspend mode Uint16 RESET:1; / 14 ADC reset ADC Uint16 rsvd2:1; / 15 reserved ;第16页/共40页第十七页，编辑于星期六：六

4、点 三十八分。第17页/共40页第十八页，编辑于星期六：六点 三十八分。第18页/共40页第十九页，编辑于星期六：六点 三十八分。第19页/共40页第二十页，编辑于星期六：六点 三十八分。第20页/共40页第二十一页，编辑于星期六：六点 三十八分。第21页/共40页第二十二页，编辑于星期六：六点 三十八分。第22页/共40页第二十三页，编辑于星期六：六点 三十八分。Interrupt clear Uint16 INT_SEQ2_CLR:1; / 5 SEQ2 Interrupt clear Uint16 EOS_BUF1:1; / 6 End of sequence buffer1 Uint1

5、6 EOS_BUF2:1; / 7 End of sequence buffer2 Uint16 rsvd1:8; / 15:8 reserved;第23页/共40页第二十四页，编辑于星期六：六点 三十八分。Uint16 rsvd1:7; / 15:9 reserved;第24页/共40页第二十五页，编辑于星期六：六点 三十八分。第25页/共40页第二十六页，编辑于星期六：六点 三十八分。第26页/共40页第二十七页，编辑于星期六：六点 三十八分。第27页/共40页第二十八页，编辑于星期六：六点 三十八分。第28页/共40页第二十九页，编辑于星期六：六点 三十八分。第29页/共40页第三十页，

6、编辑于星期六：六点 三十八分。from ePWM to start SEQ1nAdcRegs.ADCTRL2.bit.INT_ENA_SEQ1 = 1; / Enable SEQ1 interrupt (every EOS)n/ Assumes ePWM1 clock is already enabled in InitSysCtrl();nEPwm1Regs.ETSEL.bit.SOCAEN = 1; / Enable SOC on A groupnEPwm1Regs.ETSEL.bit.SOCASEL = 4; / Select SOC from from CPMA on upcountn

7、EPwm1Regs.ETPS.bit.SOCAPRD = 1; / Generate pulse on 1st eventnEPwm1Regs.CMPA.half.CMPA = 0 x0080; / Set compare A valuenEPwm1Regs.TBPRD = 0 xFFFF; / Set period for ePWM1nEPwm1Regs.TBCTL.bit.CTRMODE = 0; / count up and startExample code SET UP第30页/共40页第三十一页，编辑于星期六：六点 三十八分。ADC operating modeStart-stop

8、 modeContinuous conversion modeDual-sequencer modeCascaded modeSequential samplingSimultaneous samplingCascaded modeDual-sequencer modeSequential samplingSequential samplingSequential samplingSimultaneous samplingSimultaneous samplingSimultaneous sampling第31页/共40页第三十二页，编辑于星期六：六点 三十八分。第32页/共40页第三十三页，

9、编辑于星期六：六点 三十八分。第33页/共40页第三十四页，编辑于星期六：六点 三十八分。第34页/共40页第三十五页，编辑于星期六：六点 三十八分。第35页/共40页第三十六页，编辑于星期六：六点 三十八分。ADCINA0-ADCRESULT0ADCINA1-ADCRESULT1ADCINA2-ADCRESULT2ADCINA3-ADCRESULT3ADCINA4-ADCRESULT4ADCINA5-ADCRESULT5ADCINA6-ADCRESULT6ADCINA7-ADCRESULT7ADCINB0-ADCRESULT0ADCINB1-ADCRESULT8ADCINB2-ADCRESU

10、LT9ADCINB3-ADCRESULT10ADCINB4-ADCRESULT11ADCINB5-ADCRESULT13ADCINB6-ADCRESULT14ADCINB7-ADCRESULT15第36页/共40页第三十七页，编辑于星期六：六点 三十八分。AdcRegs.ADCCHSELSEQ1.bit.CONV02=0 x2;nAdcRegs.ADCCHSELSEQ1.bit.CONV03=0 x3;nAdcRegs.ADCCHSELSEQ2.bit.CONV04=0 x4;nAdcRegs.ADCCHSELSEQ2.bit.CONV05=0 x5;nAdcRegs.ADCCHSELSEQ2

11、.bit.CONV6=0 x6;nAdcRegs.ADCCHSELSEQ2.bit.CONV7=0 x7;ADCINA0-ADCRESULT0ADCINB0-ADCRESULT1ADCINA1-ADCRESULT2ADCINB1-ADCRESULT3ADCINA2-ADCRESULT4ADCINB2-ADCRESULT5ADCINA3-ADCRESULT6ADCINB3-ADCRESULT7ADCINA4-ADCRESULT8ADCINB4-ADCRESULT9ADCINA5-ADCRESULT10ADCINB5-ADCRESULT11ADCINA6-ADCRESULT12ADCINB6-AD

12、CRESULT13ADCINA7-ADCRESULT14ADCINB7-ADCRESULT15第37页/共40页第三十八页，编辑于星期六：六点 三十八分。ONV00=0 x0;nAdcRegs.ADCCHSELSEQ1.bit.CONV01=0 x1;nAdcRegs.ADCCHSELSEQ1.bit.CONV02=0 x2;nAdcRegs.ADCCHSELSEQ1.bit.CONV03=0 x3;nAdcRegs.ADCCHSELSEQ2.bit.CONV04=0 x4;nAdcRegs.ADCCHSELSEQ2.bit.CONV05=0 x5;nAdcRegs.ADCCHSELSEQ2.

13、bit.CONV06=0 x6;nAdcRegs.ADCCHSELSEQ2.bit.CONV07=0 x7;nnAdcRegs.ADCCHSELSEQ3.bit.CONV08=0 x8;nAdcRegs.ADCCHSELSEQ3.bit.CONV09=0 x9;nAdcRegs.ADCCHSELSEQ3.bit.CONV10=0 xA;nAdcRegs.ADCCHSELSEQ3.bit.CONV11=0 xB;nAdcRegs.ADCCHSELSEQ4.bit.CONV12=0 xC;nAdcRegs.ADCCHSELSEQ4.bit.CONV13=0 xD;nAdcRegs.ADCCHSEL

14、SEQ4.bit.CONV14=0 xE;nAdcRegs.ADCCHSELSEQ4.bit.CONV15=0 xF;ADCINA0-ADCRESULT0ADCINA1-ADCRESULT1ADCINA2-ADCRESULT2ADCINA3-ADCRESULT3ADCINA4-ADCRESULT4ADCINA5-ADCRESULT5ADCINA6-ADCRESULT6ADCINA7-ADCRESULT7ADCINB0-ADCRESULT0ADCINB1-ADCRESULT8ADCINB2-ADCRESULT9ADCINB3-ADCRESULT10ADCINB4-ADCRESULT11ADCIN

15、B5-ADCRESULT13ADCINB6-ADCRESULT14ADCINB7-ADCRESULT15第38页/共40页第三十九页，编辑于星期六：六点 三十八分。AdcRegs.ADCCHSELSEQ1.bit.CONV00=0 x0;nAdcRegs.ADCCHSELSEQ1.bit.CONV01=0 x1;nAdcRegs.ADCCHSELSEQ1.bit.CONV02=0 x2;nAdcRegs.ADCCHSELSEQ1.bit.CONV03=0 x3;nAdcRegs.ADCCHSELSEQ3.bit.CONV08=0 x4;nAdcRegs.ADCCHSELSEQ3.bit.CONV09=0 x5;nAdcRegs.ADCCHSELSEQ3.bit.CONV10=0 x6;nAdcRegs.ADCCHSELSEQ3.bit.CONV11=0 x7;ADCINA0-ADCRESULT0ADCINB0-ADCRESULT1ADCINA1-ADCRESULT2ADCINB1-ADCRESULT3ADCINA

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