任务4认识时序逻辑电路

1、任务任务4 数字钟计时电路的设计与制作数字钟计时电路的设计与制作认识时序逻辑电路认识时序逻辑电路教学目录教学目录4.1 时序逻辑电路的分析时序逻辑电路的分析4.1.1 时序逻辑电路概述时序逻辑电路概述 1.时序逻辑电路结构特点时序逻辑电路结构特点 输出方程：输出方程： ),(nQXFY ),(nQXGZ 驱动方程：驱动方程： 状态方程：状态方程： ),(1nnQXHQ注意注意: 不是每一个时序逻辑电路都有如图所示的完整不是每一个时序逻辑电路都有如图所示的完整形式，有些可能没有组合逻辑电路部分或者没有输形式，有些可能没有组合逻辑电路部分或者没有输入变量，但必须有入变量，但必须有触发器。触发器。4

2、.1 时序逻辑电路的分析时序逻辑电路的分析4.1.1 时序逻辑电路概述时序逻辑电路概述 2.时序逻辑电路的分类时序逻辑电路的分类 根据触发器状态更新与时钟脉冲根据触发器状态更新与时钟脉冲CP是否同步，可以将时序是否同步，可以将时序逻辑电路分为逻辑电路分为同步时序逻辑电路同步时序逻辑电路和和异步时序逻辑电路异步时序逻辑电路两大类。两大类。 在同步时序逻辑电路中，所有触发器的状态在同一时钟脉在同步时序逻辑电路中，所有触发器的状态在同一时钟脉冲冲 CP的协调控制下同步变化。的协调控制下同步变化。 在异步时序逻辑电路中，只有部分触发器的时钟输入端与在异步时序逻辑电路中，只有部分触发器的时钟输入端与系统

3、时钟脉冲源系统时钟脉冲源CP相连，这部分触发器状态的变化与系统时相连，这部分触发器状态的变化与系统时钟脉冲同步，而其他触发器状态的变化往往滞后于这部分触钟脉冲同步，而其他触发器状态的变化往往滞后于这部分触发器。发器。 同步时序逻辑电路的工作速度明显高于异步电路，但电路同步时序逻辑电路的工作速度明显高于异步电路，但电路复杂。复杂。4.1 时序逻辑电路的分析时序逻辑电路的分析4.1.2 时序逻辑电路分析的一般步骤时序逻辑电路分析的一般步骤时序逻辑电路的分析是根据已知的逻辑电路图，找出电路状态时序逻辑电路的分析是根据已知的逻辑电路图，找出电路状态和输出信号在输入信号和时钟脉冲信号作用下的变化规律，确

4、和输出信号在输入信号和时钟脉冲信号作用下的变化规律，确定电路的逻辑功能。定电路的逻辑功能。对时序逻辑电路进行分析的一般步骤是：列写电路方程对时序逻辑电路进行分析的一般步骤是：列写电路方程列状列状态转换表态转换表说明电路的逻辑功能说明电路的逻辑功能画出状态转换图和时序图。画出状态转换图和时序图。【例【例4-1】分析图示电路的逻辑功能，画出状态转换图和时序图。】分析图示电路的逻辑功能，画出状态转换图和时序图。4.1 时序逻辑电路的分析时序逻辑电路的分析4.1.2 时序逻辑电路分析的一般步骤时序逻辑电路分析的一般步骤解：解：1.写出电路方程写出电路方程(1)输出方程输出方程:21nnYQ Q(2)驱

5、动方程驱动方程:020210102121, , , nnnnnnJQKQJQKQJQKQ(3)各触发器状态方程各触发器状态方程:100000202021111110101012222212121nnnnnnnnnnnnnnnnnnnnnnnnQJ QK QQ QQ QQQJ QK QQ QQ QQQJ QK QQ QQ QQ4.1 时序逻辑电路的分析时序逻辑电路的分析4.1.2 时序逻辑电路分析的一般步骤时序逻辑电路分析的一般步骤2.列状态转换表列状态转换表现现 态态次次 态态输输 出出0 0 00 0 10 1 11 1 11 1 01 0 00 0 10 1 11 1 11 1 01 0

6、00 0 00000010 1 01 0 11 0 10 1 0012nQ1nQ0nQ12nQ11nQ10nQY21nnYQ QnnQQ210nnQQ011nnQQ112表表4-1 例例4-1的列状态转换表的列状态转换表3.逻辑功能说明逻辑功能说明电路在输入第六个电路在输入第六个CP后，返回到原来的状态，同时输出端后，返回到原来的状态，同时输出端Y输输出一个进位信号，因此，电路为一个同步六进制加法计数器。出一个进位信号，因此，电路为一个同步六进制加法计数器。4.画状态转换图和时序图画状态转换图和时序图4.1 时序逻辑电路的分析时序逻辑电路的分析4.1.2 时序逻辑电路分析的一般步骤时序逻辑电路

7、分析的一般步骤当电路处于当电路处于010或或101状态时，在状态时，在CP脉脉冲作用下，这两个冲作用下，这两个状态之间交替循环状态之间交替循环变换，不能进入有变换，不能进入有效循环，所以效循环，所以该电该电路没有自启动能力路没有自启动能力。4.2 寄存器寄存器4.2.1 数码寄存器数码寄存器功能功能 接收、存放、传送数据接收、存放、传送数据组成组成 触发器和门电路触发器和门电路 一个触发器就是一个最简单的寄存器，能存放一个触发器就是一个最简单的寄存器，能存放1位二进制代码，位二进制代码，n个触发器能存个触发器能存n位二进制代码。位二进制代码。分类：分类： 寄存器寄存器数码寄存器数码寄存器移位寄

8、存器移位寄存器多位多位D型型触发器触发器锁存器锁存器寄存器阵列寄存器阵列单向移位单向移位寄存器寄存器双向移位双向移位寄存器寄存器4.2 寄存器寄存器4.2.1 数码寄存器数码寄存器并行输入数据并行输入数据并行输出数据并行输出数据数据传递数据传递 / 置数置数在在CP的上升沿时刻的上升沿时刻Q0 Q1 Q2 Q3 = D0D1D2D3n+1n+1n+1n+11Q1Q1DD01DD11Q1DD21Q1DD3CPC1C1C1C1Q0Q1Q2Q34.2 寄存器寄存器4.2.1 数码寄存器数码寄存器集成数码寄存器种类较多，常见的有集成数码寄存器种类较多，常见的有4D触发器触发器(如如74LS175)、6

9、D触发器触发器(如如74LS174)、8D触发器触发器(如如74LS374、74LS377)等。等。数码寄存器还可以由锁存器构成，锁存器与触发器的区别数码寄存器还可以由锁存器构成，锁存器与触发器的区别是：其送数脉冲为一使能信号是：其送数脉冲为一使能信号,当使能信号到来时，输出跟当使能信号到来时，输出跟随输入数码的变化而变化；当使能信号结束时，输出保持使随输入数码的变化而变化；当使能信号结束时，输出保持使能信号跳变时的状态不变能信号跳变时的状态不变。由锁存器组成的寄存器，常见的。由锁存器组成的寄存器，常见的有有8 D锁存器锁存器(如如74LS373)。4.2 寄存器寄存器4.2.2 移位寄存器移

10、位寄存器 移位寄存器除了具有存储代码的功能以外，还具有移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存放的代码移位功能。所谓移位功能，是指寄存器里存放的代码能在移位脉冲的作用下依次能在移位脉冲的作用下依次左移左移或或右移右移。 关于左移关于左移 右移：右移： 一般规定一般规定右移是向高位移右移是向高位移(即数码先移入最低位即数码先移入最低位)，左移是向低位移左移是向低位移(即数码先移入最高位即数码先移入最高位)，而不管看，而不管看上去的方向如何。上去的方向如何。右移：右移：Q0 Q3 (0 to 3 的移位的移位)；左移：左移：Q3Q0 (3 to 0 的移位

11、的移位)。(1)右移寄存器右移寄存器1.单向移位寄存器单向移位寄存器 高位高位 低位低位 原数据原数据 1 0 0 1 右移：右移： 串出串出 1 0 0 1 X 串入串入左移：左移： 串入串入 X 1 0 0 1 串出串出4.2 寄存器寄存器4.2.2 移位寄存器移位寄存器(1)右移寄存器右移寄存器1.单向移位寄存器单向移位寄存器(3) 驱动方程驱动方程(4) 状态方程状态方程Q0 = D0n+1D0= DR , D1= Q0 , D2= Q1, D3= Q2nnn, Q1 = Q0n+1n, Q2 = Q1n+1n, Q3 = Q2n+1n(2) 输出方程输出方程Qi = Din+1(1)

12、 时钟方程时钟方程CP3= CP2= CP1= CP0= CP( i = 0, 1, 2, 3 )4.2.2 移位寄存器移位寄存器(1)右移寄存器右移寄存器1.单向移位寄存器单向移位寄存器0DRQ0101Q1Q2Q3111001CP123400001000000000DR=10114.2.2 移位寄存器移位寄存器(1)右移寄存器右移寄存器1.单向移位寄存器单向移位寄存器移位脉冲移位脉冲CP输入数据输入数据DiQ0 Q1 Q2 Q301234010110 0 0 01 0 0 00 1 0 01 0 1 01 1 0 1并行输出并行输出1 1 0 14.2.2 移位寄存器移位寄存器串入串入/并出

13、（串出）移位寄存器并出（串出）移位寄存器(1)右移寄存器右移寄存器1.单向移位寄存器单向移位寄存器4.2.2 移位寄存器移位寄存器 图图4-8 右移寄存器中数码移动过程时序图右移寄存器中数码移动过程时序图(1)右移寄存器右移寄存器1.单向移位寄存器单向移位寄存器4.2.2 移位寄存器移位寄存器图4-9 串行（并行）输入/串行输出移位寄存器(2)左移寄存器左移寄存器1.单向移位寄存器单向移位寄存器4.2.2 移位寄存器移位寄存器图4-10 由D 触发器组成的4位左移寄存器(3)集成单向移位寄存器集成单向移位寄存器1.单向移位寄存器单向移位寄存器4.2.2 移位寄存器移位寄存器1)74LS164：

14、串行输入串行输入/并行输出并行输出8位移位寄存器位移位寄存器图4-11 发光二极管循环点亮电路74LS164有两个可有两个可控串行数据输入端控串行数据输入端A和和B，当，当A或或B任任意一个为意一个为0时，在时，在CP上升沿作用下上升沿作用下Q0n+1 =0；当当A或或B中有一个为高电平中有一个为高电平时，允许另一个串时，允许另一个串行输入数据，并在行输入数据，并在CP上升沿作用下决上升沿作用下决定定Q0n+1的状态。的状态。(3)集成单向移位寄存器集成单向移位寄存器1.单向移位寄存器单向移位寄存器4.2.2 移位寄存器移位寄存器2)74LS165：并行：并行(串行串行)输入输入/互补互补输出

15、输出8位移位寄存器位移位寄存器当当 时，时，并行数据并行数据(D0D7)被直接置入寄存器；被直接置入寄存器；当当 时时，并行置数，并行置数功能被禁止。功能被禁止。当当CP0、CP1中有一个为高电中有一个为高电平时平时，另一个时钟被禁止。，另一个时钟被禁止。当当CP0为低电平并且为低电平并且 时时，则在，则在CP1作用下可以将作用下可以将D0D7的数据逐位从的数据逐位从Q7端输端输出。出。0/LDSH1/LDSH1/LDSH图4-12 8位并行/串行转换电路右移位寄存器和左移位寄存器的电路结构是基本相同的，若适当右移位寄存器和左移位寄存器的电路结构是基本相同的，若适当加入一些控制电路和控制信号，

16、就可以将右移位寄存器和左移位加入一些控制电路和控制信号，就可以将右移位寄存器和左移位寄存器合在一起，构成双向移位寄存器。寄存器合在一起，构成双向移位寄存器。2.双向移位寄存器双向移位寄存器4.2.2 移位寄存器移位寄存器图4-13 74LS194的逻辑符号和引脚排列图2.双向移位寄存器双向移位寄存器4.2.2 移位寄存器移位寄存器异步清零异步清零左移送数端左移送数端并行数据输入并行数据输入DSR74LS194Q Q0 0Q Q1 1Q Q3 3Q Q2 2D0D1D3D2DSLCPM1M0CR右移送数端右移送数端并行数据输出并行数据输出移位时钟移位时钟方式控制方式控制 M1 M0 = 00 ，

17、保持 M1 M0 = 01 ，右移 M1 M0 = 10 ，左移 M1 M0 = 11 ，并行置数2.双向移位寄存器双向移位寄存器4.2.2 移位寄存器移位寄存器表4-3 74LS194的功能表CP 功能说明功能说明00 1 0 01 0 0 0 0Q0n Q1n Q2n Q3nQ0n Q1n Q2n Q3n清零清零保持保持保持保持1 1 11 0 11 1 0 D0 D1 D2 D3DSR DSL D0 D1 D2 D3DSR Q0n Q1n Q2nQ1n Q2n Q3n DSL并行输入并行输入右移输入右移输入左移输入左移输入CR1M0MSRDSLD0D1D2D3D10nQ11nQ12nQ1

18、3nQ2.双向移位寄存器双向移位寄存器4.2.2 移位寄存器移位寄存器u由双向移位寄存器由双向移位寄存器74LS194构成的扭环形计数器。构成的扭环形计数器。 CR DSR CT74LS194 Q0 Q1 Q2 Q3 D0 D1 D2 D3 1 0 1 1 CP M1 M0 DSL 特点：特点：每次状态变化时仅有一个触发器翻转。每次状态变化时仅有一个触发器翻转。构成构成2N=24=8进制计数器进制计数器00000001001111001110111101111000DSR = Q3n反馈信号反馈信号：2.双向移位寄存器双向移位寄存器4.2.2 移位寄存器移位寄存器u由双向移位寄存器由双向移位寄

19、存器74LS194构成的扭环形计数器。构成的扭环形计数器。 CR DSR CT74LS194 Q0 Q1 Q2 Q3 D0 D1 D2 D3 & 0 1 1 CP M1 M0 DSL DSR = Q3Q2nn反馈信号反馈信号：构成构成2N-1=24-1=7进制计数器进制计数器000000010011110011101111011110004.3 计数器计数器计数器计数器用以统计输入脉冲用以统计输入脉冲CP个数的电路。个数的电路。计数器的分类：计数器的分类：（2）按数字的增减趋势）按数字的增减趋势可分为加法计数器、减可分为加法计数器、减法计数器和可逆计数器。法计数器和可逆计数器。（1）按计数进制

20、）按计数进制可分为二进制计数器和非二进可分为二进制计数器和非二进制计数器。制计数器。非二进制计数器中最典型的是十进制计数器。非二进制计数器中最典型的是十进制计数器。（3）按计数器中触发器翻转是否与计数脉冲同）按计数器中触发器翻转是否与计数脉冲同步步分为同步计数器和异步计数器。分为同步计数器和异步计数器。 4.3 计数器计数器4.3.1 异步计数器异步计数器1. 异步二进制计数器异步二进制计数器 异步二进制计数器是计数器中最基本、最简单的电路异步二进制计数器是计数器中最基本、最简单的电路，它一般，它一般由接成由接成T型型(计数型计数型)触发器连接而成触发器连接而成，计数脉，计数脉冲加到最低位触发

21、器的冲加到最低位触发器的CP 端，其他各级触发器由相邻端，其他各级触发器由相邻低位触发器的输出状态变化来触发。低位触发器的输出状态变化来触发。(1)异步二进制加法计数器异步二进制加法计数器 图图4-16是利用是利用3个个下降沿触发下降沿触发的的JK触发器构成的异步触发器构成的异步3位二进制加法计数器，位二进制加法计数器，JK触发器的触发器的J、K输入端均接输入端均接高电平，具有高电平，具有T触发器的功能。计数脉冲触发器的功能。计数脉冲CP 加至最加至最低位触发器低位触发器FF0的时钟端，的时钟端，低位触发器的低位触发器的Q 端依次接端依次接到相邻高位触发器的时钟端到相邻高位触发器的时钟端，因此

22、它是一异步计数器。，因此它是一异步计数器。(1)异步二进制加法计数器异步二进制加法计数器图4-16 由JK触发器构成的异步3位二进制加法计数器 表表4-5 3位二进制加法计数器的状态转换表位二进制加法计数器的状态转换表计数脉冲计数脉冲 CP序号序号 计数器状态计数器状态进位进位COQ2 Q1 Q0 0 1 2 3 4 5 6780 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010(1)异步二进制加法计数器异步二进制加法计数器(1)异步二进制加法计数器异步二进制加法计数器 3位二进制加法计数器也可采用上升沿位二进制加法计数器也可采用上升沿D

23、触发器来构触发器来构成，如图成，如图4-18所示。图中各所示。图中各D触发器连成触发器连成T型，需要型，需要注意的是：注意的是：上升沿触发时高位触发器的时钟端接相邻上升沿触发时高位触发器的时钟端接相邻低位触发器的低位触发器的 端。端。4-18 由由D触发器组成的异步触发器组成的异步3位二进制加法计数器位二进制加法计数器 (1)异步二进制加法计数器异步二进制加法计数器4-19 上升沿触发的异步上升沿触发的异步3位二进制加法计数器时序图位二进制加法计数器时序图 (2)异步二进制减法计数器异步二进制减法计数器图图4-20 由由JK触发器组成的异步触发器组成的异步3位二进制减法计数器位二进制减法计数器

24、 图图4-21下降沿触发的异步下降沿触发的异步3位二进制减法计数器时序图位二进制减法计数器时序图 (2)异步二进制减法计数器异步二进制减法计数器表表4-6 3位二进制减法计数器状态转换表位二进制减法计数器状态转换表计数脉冲计数脉冲 CP序号序号计数器状态计数器状态借位借位BOQ2 Q1 Q0 0 1 2 3 4 5 6780 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 00000000014.3 计数器计数器4.3.1 异步计数器异步计数器2. 异步十进制计数器异步十进制计数器异步十进制计数器通常是在二进制计数器基础上，异步十进制计数器通常是在二进制计数

25、器基础上，通通过脉冲反馈消除多余状态过脉冲反馈消除多余状态(无效状态无效状态)后实现的，且一旦后实现的，且一旦电路误入无效状态后，它应具有自启动性能。电路误入无效状态后，它应具有自启动性能。图图4-22 8421BCD码异步十进制加法计数器码异步十进制加法计数器 4.3 计数器计数器4.3.1 异步计数器异步计数器2. 异步十进制计数器异步十进制计数器01021300102130FFFFFFFFCPQQQCPCPCPQCPQCPQ由上升沿触发由上升沿触发由上升沿触发由上升沿触发0013122321nnnnnnDQDQ QDQDQ Q100011131122213321nnnnnnnnnnQDQ

26、QDQ QQDQQDQ Q30nnCOQ Q计数脉冲计数脉冲序号序号现态现态次态次态输出输出说明说明 Q3nQ2nQ1nQ0n Q3n+1Q2n+1Q1n+1Q0n+1CO01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00000000001有有效效循循环环0101011 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1

27、 11 0 1 10 1 0 01 1 0 10 1 0 01 1 1 11 0 0 0010101有自有自启动启动能力能力表表4-7 8421BCD码异步十进制加法计数器状态转换表码异步十进制加法计数器状态转换表2. 异步十进制计数器异步十进制计数器2. 异步十进制计数器异步十进制计数器图4-23 8421BCD码异步十进制加法计数器状态转换图电路有自启能力。电路有自启能力。2. 异步十进制计数器异步十进制计数器图图4-24 8421BCD码异步十进制加法计数器时序码异步十进制加法计数器时序4.3 计数器计数器4.3.2 同步计数器同步计数器1. 同步二进制计数器同步二进制计数器同步二进制加

28、法计数器中各触发器的翻转条件同步二进制加法计数器中各触发器的翻转条件： 1)最低位触发器每输入一个计数脉冲翻转一次。最低位触发器每输入一个计数脉冲翻转一次。 2)其他各触发器都是在其所有低位触发器的输出端其他各触发器都是在其所有低位触发器的输出端Q 全全为为1时，在下一个时钟脉冲触发沿到来时状态改变一次。时，在下一个时钟脉冲触发沿到来时状态改变一次。 4.3 计数器计数器4.3.2 同步计数器同步计数器2. 同步十进制计数器同步十进制计数器001301022103210301, , nnnnnnnnnJKJQ QKQJKQ QJQ Q QKQ30nnCOQ Q10000001111113010

29、1122222102102133333210303nnnnnnnnnnnnnnnnnnnnnnnnnnnnnnQJQKQQQJQKQQ QQQQQJQKQQ QQQ QQQJQKQQ Q QQQQ4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(1)74LS16174LS16374LS16074LS163是一组可预置数的同步计数器，在计数脉冲上是一组可预置数的同步计数器，在计数脉冲上升沿作用下进行加法计数，升沿作用下进行加法计数，74LS161和和74LS163是是4位二进制加法位二进制加法计数器，计数器，74LS160和和74LS162是十进制加法计数器

30、是十进制加法计数器。4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(1)74LS16174LS163 74LS161 74LS163 Q0 Q1 Q2 Q3 CR LD D0 D1 D2 D3 CTT CTP CP CO 并行置数端并行置数端并行数据输出并行数据输出进位输出端进位输出端计数脉冲计数脉冲计数控制端计数控制端清零端清零端 置数控制端，低置数控制端，低电平有效；电平有效；LD=0时时Q3Q2Q1Q0=D3D2D1D0两者均为两者均为同步置数同步置数 161为异步清零为异步清零163为同步清零为同步清零4.3 计数器计数器4.3.3 集成计数器集

31、成计数器1. 集成同步计数器集成同步计数器(1)74LS16174LS16374LS161的功能表见表的功能表见表4-8，74LS163的功能表与表的功能表与表4-8类似，类似，只是同步清零。只是同步清零。表表4-8 74LS161的功能表的功能表 功能说明功能说明0 1 0 D3 D2 D1 D01 1 1 1 1 1 0 1 1 0 0 0 0 0D3 D2 D1 D0计数计数保持保持保持保持00异步清零异步清零CO=CTTQ3Q2Q1Q0CO=Q3Q2Q1Q0CO=CTTQ3Q2Q1Q0CRLDPCTTCTCP3D2D1D0D3Q2Q1Q0QCO1)清零功能清零功能；2)同步并行预置数功

32、能同步并行预置数功能；3)计数功能计数功能；4)保持功能。保持功能。 74LS160 74LS162 Q0 Q1 Q2 Q3 CR LD D0 D1 D2 D3 CTT CTP CP CO 并行置数端并行置数端并行数据输出并行数据输出进位输出端进位输出端计数脉冲计数脉冲计数控制端计数控制端清零端清零端 两者均为两者均为同步置数同步置数 161为异步清零为异步清零163为同步清零为同步清零置数控制端，低置数控制端，低电平有效；电平有效；LD=0时时Q3Q2Q1Q0=D3D2D1D04.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(1)74LS16174LS1

33、634.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(1)74LS16174LS16374LS160的功能表见表的功能表见表4-9，74LS162的功能表与表的功能表与表4-8类似，类似，只是同步清零。只是同步清零。表表4-9 74LS160的功能表的功能表 功能说明功能说明0 1 0 D3 D2 D1 D01 1 1 1 1 1 0 1 1 0 0 0 0 0D3 D2 D1 D0计数计数保持保持保持保持00 异步异步清零清零 CO=CTTQ3Q0 CO=Q3Q0 CO=CTTQ3Q0CRLDPCTTCTCP3D2D1D0D3Q2Q1Q0QCO1)清零功

34、能清零功能；2)同步并行预置数功能同步并行预置数功能；3)计数功能计数功能；4)保持功能。保持功能。4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(2)74LS192和和74LS19374LS192和和74LS193为可预置数同步加为可预置数同步加/减可逆计数器，它们的逻减可逆计数器，它们的逻辑符号和引脚排列完全相同，如图辑符号和引脚排列完全相同，如图4-29所示。其中所示。其中74LS193是是4位二进制计数器，位二进制计数器，74LS192是是8421BCD码十进制计数器码十进制计数器。 CO BO 74LS192/193 Q0 Q1 Q2 Q3 C

35、R CPD CPU LD D0 D1 D2 D3 并行置数端并行置数端 置数控制端，置数控制端， 低电平有效低电平有效; LD=0时时， Q3Q2Q1Q0=D3D2D1D0借位输出端借位输出端进位输出端进位输出端并行数据输出并行数据输出加计数脉冲加计数脉冲减计数脉冲减计数脉冲异步清零端异步清零端4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(2)74LS192和和74LS1934.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(2)74LS192和和74LS19374LS192的功能表见表的功能表见表4-10，74LS

36、193的功能表与表的功能表与表4-10类似，类似，但但 。表表4-10 74LS160的功能表的功能表3210UCOQ Q Q Q CP Q3 Q2 Q1 Q0功能说明1 0 0 D3 D2 D1 D0 0 1 1 0 1 1 0 0 0 0D3 D2 D1 D0加计数减计数异步清零CRLDUCPDCP3D2D1D0D30UCOQ Q CP3210UBOQ Q Q Q CP1)异步异步清零功能清零功能；2)异步异步并行预置数功能并行预置数功能；3)可逆可逆计数功能。计数功能。4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(3)利用集成计数器获得利用集成计

37、数器获得N进制计数器进制计数器利用集成计数器的清零端利用集成计数器的清零端 或置数控制端或置数控制端 可获得可获得N进制计数器。进制计数器。图图4-30所示是用所示是用反馈清零法反馈清零法构成的十二进制计数器，图构成的十二进制计数器，图4-31所所示是用示是用反馈置数法反馈置数法构成的十三进制计数器。构成的十三进制计数器。图图4-30 十二进制计数器十二进制计数器 图图4-31 十三进制计数器十三进制计数器4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(3)利用集成计数器获得利用集成计数器获得N进制计数器进制计数器【例【例4-2】试用集成同步】试用集成同

38、步4位二进制计数器位二进制计数器74LS163的清零端构的清零端构成七进制计数器。成七进制计数器。解：解：74LS163是采用同是采用同步清零方式的集成计步清零方式的集成计数器，故构成七进制数器，故构成七进制计数器时，其归零状计数器时，其归零状态为态为S6=0110，则则 ，电路如图所示。电路如图所示。23QQCR 4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(3)利用集成计数器获得利用集成计数器获得N进制计数器进制计数器【例【例4-3】试用】试用74LS161的同步置数功能构成十进制计数器，其的同步置数功能构成十进制计数器，其计数起始状态为计数起始状

39、态为0011。解：解：74LS161是采用同是采用同步置数方式的集成计数步置数方式的集成计数器，故构成十进制计数器，故构成十进制计数器时，其置数状态为器时，其置数状态为S9，由于计数起始状态为由于计数起始状态为S0=0011，则，则S9=1100，同时同时D3D2D1D0=0011，电路如图电路如图4-33所示。所示。4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(3)利用集成计数器获得利用集成计数器获得N进制计数器进制计数器图图4-34所示为由两片所示为由两片4位二进制加法计数器位二进制加法计数器74LS161串行级联构成串行级联构成的的8位二进制加法

40、计数器（位二进制加法计数器（256进制加法计数器）。在此基础上，进制加法计数器）。在此基础上，利用反馈归零法或反馈置数法可以构成利用反馈归零法或反馈置数法可以构成256以内任意进制计数器。以内任意进制计数器。图图4-34 两片两片74LS161串行级联构成串行级联构成8位二进制加法进制计数器位二进制加法进制计数器4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(3)利用集成计数器获得利用集成计数器获得N进制计数器进制计数器图图4-35是是74LS192进行串行级联时的电路图。各级的清零端进行串行级联时的电路图。各级的清零端CR并并接在一起，预置数控制端接在

41、一起，预置数控制端 并接在一起，同时将低位的进位输出端并接在一起，同时将低位的进位输出端 接到高一位的接到高一位的CPU ，将低位的借位输出端，将低位的借位输出端 接到高一位的接到高一位的CPD 。图图4-35 两片两片74LS192串行级联构成串行级联构成100进制计数器进制计数器4.3 计数器计数器4.3.3 集成计数器集成计数器1. 集成同步计数器集成同步计数器(3)利用集成计数器获得利用集成计数器获得N进制计数器进制计数器【例【例4-4】试用两片】试用两片74LS160构成一个二十四进制计数器。构成一个二十四进制计数器。解：由于解：由于74LS160是采用异步清零的十进制计数器，利用反

42、馈归是采用异步清零的十进制计数器，利用反馈归零法组成一个二十四进制计数器时，清零状态为零法组成一个二十四进制计数器时，清零状态为S24=00100100，则则 ，电路如图所示。，电路如图所示。25QQCR 4.3 计数器计数器4.3.3 集成计数器集成计数器2. 集成异步计数器集成异步计数器74LS290 74LS290为二为二-五五-十进制计数器十进制计数器在在74 LS 290内部有四个触发器，内部有四个触发器，第一个触发器有独立的时钟输入端第一个触发器有独立的时钟输入端CP0(下降沿有效下降沿有效)和输出端和输出端Q0，构成二进制计数，其余三个触发器以五进制方式相连，其时钟构成二进制计数

43、，其余三个触发器以五进制方式相连，其时钟输入为输入为CP1(下降沿有效下降沿有效)，输出端为，输出端为Q1、Q2、Q3。4.3 计数器计数器4.3.3 集成计数器集成计数器2. 集成异步计数器集成异步计数器74LS290 Q0 Q1 Q2 Q3 CT74LS290 R0A R0B S9A S9B Q0 Q1 Q2 Q3 CP0 CP1 R0A R0B S9A S9B CP0 CP1 M2 M5 异步清零端异步清零端异步清零端异步清零端计数脉冲计数脉冲计数脉冲由计数脉冲由 CP0输入，输入， Q0输出时，输出时，构成构成1位位二进制二进制计计数器数器。 计数脉冲由计数脉冲由CP1输入，输出输入，

44、输出为为Q3Q2Q1时，时，则构成异步则构成异步五五进制进制计数器。计数器。 如将如将Q0和和CP1相相连，计数脉冲连，计数脉冲由由CP0输入，输输入，输出为出为Q3Q2Q1Q0时，构成时，构成8421BCD码异码异步十进制加法步十进制加法计数器。计数器。电路结构框图电路结构框图4.3 计数器计数器4.3.3 集成计数器集成计数器2. 集成异步计数器集成异步计数器74LS290 表表4-11 74LS290的功能表的功能表R R0B S S9B CP0 CP1Q3 Q2 Q1 Q0功能说明功能说明1 1 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 Q00 0 Q3 0 0 0

45、00 0 0 01 0 0 1计数计数计数计数计数计数计数计数异步清零异步清零异步清零异步清零异步置异步置91位二进制计数位二进制计数五进制计数五进制计数8421BCD码十进制计数码十进制计数5421BCD码十进制计数码十进制计数4.3 计数器计数器4.3.3 集成计数器集成计数器2. 集成异步计数器集成异步计数器74LS290【例【例4-5】试用】试用74LS290构成七进制计数器。构成七进制计数器。解：设构成的七进制解：设构成的七进制计数器的计数循环状计数器的计数循环状态为态为S0S6，并，并取计取计数起始状态数起始状态S00000。由于由于74LS290具有异具有异步清零功能，所以选步清

46、零功能，所以选归零状态为归零状态为S70111，则则R0AR0BQ2Q1Q0，电路如图所示。电路如图所示。 4.3 计数器计数器4.3.3 集成计数器集成计数器2. 集成异步计数器集成异步计数器74LS290集成异步计数器一般没有专门的进位信号输出端，通常可以用本集成异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。来扩展容量。图图4-39 两片两片74LS290串行级联构成的串行级联构成的100进制计数器进制计数器4.3 计数器计数器4.3.3 集成计数器集成计数器2

47、. 集成异步计数器集成异步计数器74LS290图图4-40 两片两片74LS290串行级联构成的二十四进制计数器串行级联构成的二十四进制计数器4.4 集成计数器的应用集成计数器的应用1.训练目的训练目的2.设备与器件设备与器件1)学习用集成触发器构成计数器的方法。学习用集成触发器构成计数器的方法。2)掌握中规模集成计数器的使用及功能测试方法。掌握中规模集成计数器的使用及功能测试方法。3)运用集成计数器构成运用集成计数器构成1/N分频器。分频器。 5V直流电源、逻辑电平开关、逻辑电平显示器、双直流电源、逻辑电平开关、逻辑电平显示器、双踪示波器、连续脉冲器、单次脉冲器、译码显示器、踪示波器、连续脉冲器、单次脉冲器、译码显示器、74LS742、74LS1923、74LS161、CC4011、CC4012。3.训练要求训练要求 测试测试计数器计数器的逻辑功能，的逻辑功能，会用反馈清零法和反馈会用反馈清零法和反馈置数法构成置数法构成N进制计数器进制计数器。4.4 集成计