第10讲VHDL语言时序逻辑电路设计讲稿

1、EDA技术实用教程时钟的描述方法时钟的描述方法上升沿：上升沿：CPEVENT AND CP=1下升沿：下升沿：CPEVENT AND CP=0CP=0CP=0CP=1CP=1CPEVENTCPEVENTCPEVENTD触发器描述触发器描述1nQnQDQn1（上升沿有效）上升沿有效） 边沿边沿D D触发器的特性方触发器的特性方程程：D触发器描述触发器描述D触发器描述触发器描述D触发器描述触发器描述D触发器描述触发器描述上升沿上升沿D触发器描述触发器描述方法一：使用信号属性函数方法一：使用信号属性函数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D

2、_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS(CP)BEGINIF (CPEVENT AND CP=1) THENQ=D;END PROCESS;END test;方法二：使用方法二：使用WAIT 语句语句LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE te

3、st OF D_reg ISBEGINPROCESSBEGINWAIT UNTIL CP=1;Q=D;END PROCESS;END test;上升沿上升沿D触发器描述触发器描述方法三：使用上升沿检测函数方法三：使用上升沿检测函数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS(cp)BEGINIF (rising_edge(cp) THENQ=D;E

4、ND IF;END PROCESS;END test;上上升升沿沿D触触发发器器描描述述方法四：使用进程的启动特性方法四：使用进程的启动特性LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS（CP）BEGINIF CP=1 THENQ=D;END IF;END PROCESS;END test;上上升升沿沿D触触发发器器描描述述上升沿上升沿D触发器描述触

5、发器描述下降沿下降沿D触发器描述触发器描述方法一：使用信号属性函数方法一：使用信号属性函数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS(CP)BEGINIF (CPEVENT AND CP=0) THENQ=D;END PROCESS;END test;方法二：使用方法二：使用WAIT 语句语句LIBRARY IEEE;USE IEEE.STD_L

6、OGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESSBEGINWAIT UNTIL CP=0;Q=D;END PROCESS;END test;下降沿下降沿D触发器描述触发器描述方法三：使用下降沿检测函数方法三：使用下降沿检测函数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LO

7、GIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS(cp)BEGINIF (falling_edge(cp) THENQ=D;END IF;END PROCESS;END test;下下降降沿沿D触触发发器器描描述述方法四：使用进程的启动特性方法四：使用进程的启动特性LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg IS

8、BEGINPROCESS（CP）BEGINIF CP=0 THENQ=D;END IF;END PROCESS;END test;下下降降沿沿D触触发发器器描描述述下降沿下降沿D触发器描述触发器描述髙髙电电平平D触触发发器器描描述述方法：使用进程的启动特性方法：使用进程的启动特性LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS（CP，D）BEGINIF

9、 CP=1 THENQ=D;END IF;END PROCESS;END test;髙电平髙电平D触发器描述触发器描述低低电电平平D触触发发器器描描述述方法：使用进程的启动特性方法：使用进程的启动特性LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(D,CP:IN STD_LOGIC;Q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS（CP，D）BEGINIF CP=0 THENQ=D;END IF;END PROCESS;END tes

10、t;低电平低电平D触发器描述触发器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY D_reg ISPORT(d,clk,clr:IN STD_LOGIC;q:OUT STD_LOGIC);END D_reg;ARCHITECTURE test OF D_reg ISBEGINPROCESS (clk, clr) BEGIN IF clr = 1 THEN q = 0; ELSIF clkEVENT AND clk = 1 THEN q = d; END IF;END PROCESS;END test;异异步步复复位位D触触发发器器异步复位异步

11、复位D触发器触发器ARCHITECTURE test OF D_reg ISBEGINPROCESS (clk) BEGIN IF clkEVENT AND clk = 1 THEN IF clr = 1 THEN q = 0; ELSE q = d; END IF; END IF;END PROCESS;END test;同步复位同步复位D触发器触发器同步复位同步复位D触发器触发器1nQnQnQnQnnnQKQJQ1二任务二任务2 2：边沿：边沿JKJK触发器触发器边沿边沿JK触发器触发器边沿边沿JKJK触发器状态图触发器状态图 边沿边沿JK触发器触发器边沿边沿JK触发器触发器边沿边沿JK触

12、发器触发器边沿边沿JK触发器触发器主芯片主芯片MAX3000A/EPM3064ALC44-4MAX3000A/EPM3064ALC44-4；2 2个开关；自动连续脉冲；个开关；自动连续脉冲；1 1个个LEDLED边沿边沿JK触发器触发器计数器计数器 计数器计数器计数器计数器2 2任务实施任务实施计数器计数器计数器计数器计数器计数器二任务二任务2 2：四位异步计数器：四位异步计数器计数器计数器四位异步计数器特性表四位异步计数器特性表计数器计数器 2 2任务实施任务实施计数器计数器计数器计数器计数器计数器计数器计数器计数器计数器主芯片主芯片MAX3000A/EPM3064ALC44-4MAX300

13、0A/EPM3064ALC44-4；自动连续脉冲；自动连续脉冲；1 1个共阴数码管个共阴数码管。计数器计数器移位寄存器移位寄存器移位寄存器移位寄存器移位寄存器移位寄存器右移移位寄存器特性表右移移位寄存器特性表移位寄存器移位寄存器 2 2任务实施任务实施 移位寄存器移位寄存器移位寄存器移位寄存器二任务二任务2 2：双向移位寄存器：双向移位寄存器移位寄存器移位寄存器移位寄存器移位寄存器移位寄存器移位寄存器移位寄存器移位寄存器例：设计一异步清零、同步置数的同步例：设计一异步清零、同步置数的同步8421BCD码计数器码计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT10 IS PORT(CLK,R,S:IN STD_LOGIC;DATA :IN STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC;Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT10;时序电路设计举例时序电路设计举例ARCHITECTURE test OF COUNT10 ISBEGINCO