EDA技术实验指导书(DOC)

1、EDA技术实验指导书唐浦华西华大学机械工程学院二零一六年制定实验一：实验环境和平台的建立 .1.实验二：译码器设计 .2.实验三：码制变换译码器设计.5.实验四：四位加法器设计 .7.实验五：时序逻辑电路设计 .9.实验六：分频器的设计.1.0实验七：通用移位寄存器的设计.1.1实验八：数码管扫描显示的设计 .12实验九：正弦信号发生器的设计.14实验十：序列检测器的设计.241实验一：实验环境和平台的建立一、实验目的：熟悉Quartus II的VHDL文本设计流程，学习8-3编码器的设计、仿真。二、实验内容：用VHDL编写8-3编码器的VHDL代码并仿真。三、实验环境PC机（Pentiuml

2、OO以上）、Altera KAX+plus II 10.2 CPLD/FPGA集成开环 境。四、实验原理在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。 把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定 的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路称为 编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例 如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。8线-3线编码器的真值表见表1-1，管脚图如图1-1所示。输入输出A7A6A5A4A3A2A1A0Y2Y1Y000000

3、00100000000010001000001000100000100001100010000100001000001010100000011010000000111表 1-1 8-3 编码器真值表i旳口匸I- L1!37 .0b2 .0 *图 1-1 8-3 编码器管脚图五、实验步骤 参见课件。2实验二：译码器设计一、实验目的：学习译码器的功能与定义，学习VHDL。二、实验内容：编写3-8译码器的VHDL代码并编译仿真。三、实验环境同实验一。四、实验原理译码是编码的逆过程，它的功能是将特定含义的二进制码进行辨别，并转换 成控制信号，具有译码功能的逻辑电路成为译码器。译码器可分为两种类型，一种

4、是将一系列代码转换成与之一一对应得有效信 号。这种译码器可以称为唯一地址译码器，它常用于计算机中对存储器单元地址 的译码，即将每一个地址代码换成一个有效信号，从而选中对应的单元。另一种是将一种代码转换成另一种代码，所以也称为代码变换器。3线-8线译码器的真值表见表2-1，管脚图如图2-1所示。表2-1 3-8译码器真值表输入输出G1 G2 G3 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 x1xxxx11xx1xxx111 0 0 0 11 0 0 0 110 0 1010 0 100 x x x x x 110 0 010 0 00 0 110 111310 0 111

5、0 0 11111011111110111110111111011011101111110111101011111101111114图2-1 3-8译码器管脚图五、实验步骤1、按照真值表编写3-8译码器VHDL代码。2、利用仿真软件进行编译仿真，给出电路的时序逻辑波形3、分析仿真时序波形。 CbdiswitchorYerAble to jrrterriert tfrit reuBSted PLLClh214Ph fdfl：oc eCD1/2D DO5DD0MkD irequeny:加.DDD MHrOperation Mcide- Moirnal(ieneralWhch Qewi匚已tull

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7、RM 和0C(XeO1 扈0 00m.DDOptlcnd inputs总殛?诞亟？1网II亘列逐蔭k电段一Cri&ate专仃areiet rptit to旳nthronously r&set tbs PLLCreate an pfdanaf Iqas ba salecUaly enable the phase/Treq.detMtorcydss aFtcr the PLL rrftialzcs|T| Parameter5etUno&Oodc SHtdxjwer /Cvctem II193、6位地址发生器模块的设计，在顶层文件中双击鼠标左键，点击Plug-In Ma na

8、ger进入宏模块设计向导。图 9-6 PLL 宏模块的定制（5）图 9-7 PLL 宏模块的定制（6）MegaWizard20leg-aTi zu d Plag-In H-aiiager pkge Z-aWhich devicBfmm卽wilyou beusing?pdbren 3JInslallBd Pluglrts AheraSaPCBuider剂Anthmelici -g ALTACCUMULATE3ALTFP_ADD_SUB1 H ALTFP_MULT3 ALTMEMMULTj ALTMULT.AmJM SALTMULT.ADD4LT5QRT:Z| LPM=ABS3 LPM_ADD_S

9、UBj| LPM_CDMPARELPM.CDUnTERWhich !e of ouput fte do ou wam lo creeie?F AHDL在VHDLr VedogHDLWhat rwne doou 枫 am for theQUUXIfile?Biose.|DW验五妙日 阿5曰3.*ss-g LPM_DWIDE:J LPM.MULT日 PARALLEL_ADD包 Camrnuniclion & DSPa| Gates 甸 1/DJl Ihlerra&esMenray Compier j S snal Rash Loader厂 Generaie clear box ne

10、ist fS instead 0 a deaulr 卅 ape Hile(lar use wilh supported EDA synthesis lools口nly厂 R eimni io ths paoe fc 自也帕 ciee operionNde: To compte a pioject aiccessfulM in H 屁 Quaitus：IIsoftwaie. jour tfesign flesIMISC be h the 臼商忙 t dhedocpinlhe global uw Ebraiies pjfiKl in She Onions dialog box TQI$menM.

11、or a user Ebraiy speeJied in lhe User Libriies page eflhe Setiinge dialog bon ssignmeris menu!You cunant usei hbraiy direclories；aie:Cancel 图 9-8 计数器宏模块的定制（1）图 9-9 计数器宏模块的定制（2）21图 9-10 计数器宏模块的定制（3）图 9-11 计数器宏模块的定制（4）4、进行正弦数据表存储器模块的设计。定制初始化数据文件，File - New - OtherFiles22图 9-12 正弦数据表存储器模块的设计（1）5、编辑MIF数

12、据表Addr+0+1+2+3+4话I+6讦I0fen25425224924523923322582172071971861741621501371612411299077S6453432434261913841032014813192634斗D4353647587991121244813715016217418619720721756225233239245249252254255图 9-13 MIF 数据表的编辑（1）6在顶层文件中双击鼠标左键， 点击MegaWizard Plug-In Manager进入宏模块 设计向导Device Design FilesOther FilesAHDLI

13、IrclUde FfeBlock Sjmbol FileChain Description File冃eKad&civtil (Ihtel-Format) FileLogic An日卜昱已IntEffnce FigMemuiy rntidlizai.iuri FilepignalTap1II FileTcIScnplFileT ext FiteVector Waveform FileOK | CancelX23图 9-14 LPM_ROM 宏模块的定制（1）图 9-15 LPM_ROM 宏模块的定制（2）24图 9-16 LPM_ROM 宏模块的定制（3）图 9-17 LPM_ROM

14、宏模块的定制（4）选择Assignments - Setting - Analysis&Synthesis Settings - DefaultParameters进行如下设置25匸戍egai*.! Fie?山筍Libi削施f (Cuirenl: iPici锻|Device111 T rr和9如轴冲k $璋liing;S IE DA T ool SILinslj iCempilafliw Prawn SMiics W Andtis tSnlhwts SesiFig?VHDL IrpiiSjflUhesis- Nelksl 0 plirnzdliansmFiner SettingsAai

15、enWerDeini Assiit-ariSgnTep II LogcAjerLogic AnaECIImerfacegndPiEtae- Sellings田SiniJai Seillril+l PwerRay PowerAnalpziw Settings味I Cancel图 9-18 LPMROM 宏模块的定制（5）7、正弦信号发生器各模块的综合与设计，调出已定制好的宏模块进行系统集成。图 9-19 已定制好的宏模块的系统集成8、时序仿真。40皿Wasr好牛牛2恥2*吩梟严二汕丽严畑dk匚uoinTOMnrrarnnromoinnmrwmrnnrnclk_eiETI I 1 1 1 1 1

16、1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1R1 1 1 1 1 1 1 1 r 1 1 1 1 i1 i 1 i 1 1 I I i 1 i I 1 r 1 !！i 1 I I I ii I I 1 I i 1 i 1 u I I i 1 1 i 1 I I |lk I I I I i 1 I I I l I I (III ill I i i I i i 1 a I i i 1i i I i i I 1 I i I i i I p i I i i i 1 i I i I I 1 i i1 1 1 11 1 H 11 1 11 1 1 I 111 1 1 1 1 1 1 1

17、I 111 1 1 1 1 1 1 1 11 1 11 1 1 1 I 1 a 1 1 I 1 11 1 1 1 I 1 1 I 1 I 0！I $! i i ii I i i 1 i n i i I i 1 i i i i i i i i 1 ii 1 ii i i i i i Ii i i i i i i i1 I I 1 I I d I I 1 11 I I I I I 1 I 11 I 1 I 11 I I 1 I 10 t3舔蹈赣岡jigow硕那阿丽TWTornjwnTtTTTTTr両图 9-20 仿真波形x|F1削ynglcr鬪26实验十：序列检测器的设计一、实验目的：了解序列检测器的工作原理，掌握VHDL语言状态机的设计方法。二、实验内容：用VHDL语言设计一个序列检测器，要求当检测器连续收到一组串行码（1110010）后，输出为1,其他情况输出为0,请通过利用ModelSim编译软件 对其进行仿真。三、实验环境同实验一。四、实验原理序列检测器