微机原理 8086CPU介绍

1、1第五章 8086CPU总线结构和时序 5.1 8086系统总线结构 5.2 8086系统总线时序2两级总线：微处理器级总线CPU的输入输出引脚；系统级总线CPU通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线。总线控制逻辑：微处理器级总线和系统级总线之间的接口逻辑电路。总线周期：8086CPU通过总线对存储器和I/0接口进行一次访问所需的时间，一个基本的总线周期包括4个时钟周期。3最小方式最小方式：只有一个微处理器8086 ，所有控制信号由8086产生。该模式适用于规模较小的微机应用系统。最大方式最大方式：系统有两个或多个同时执行指令的微处理器，其中一个主处理器就是8086

2、，其它的处理器称协处理器（数值协处理器8087和输入/输出协处理器8089）。最大模式用在中、大规模的微机应用系统中。 45.1.1 两种工作方式下的两种工作方式下的公用引脚公用引脚电源、接地引脚 ： VCC、GND（1和20）时钟信号：CLK，方波信号，占空比约为33% 8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。20根地址/数据线；16根控制线，其中8根在两种工作方式下名称和功能相同。6281920434333232524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND

3、VCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80865 AD15AD0（双向，（双向，三态）三态）低16位地址/数据的复用引脚线，分时复用。 A19/S6A16/S3（输出、三态）（输出、三态）地址/状态复用引脚。S6总为低电平；S5反映当前允许中断标志的状态；S4、S3指示当前所使用的段寄存器。5.1.1 两种工作方式下的两种工作方式下的公用引脚公用引脚62819204

4、34333232524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET8086地址/数据总线6S S4 4S S3 3当前使用的当前使用的段寄存器段寄存器0 00 0 ES ES0 01 1 SS SS1 10 0 CS CS1 11

5、 1 DS DSS4和S3功能表6281920434333232524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80865.1.1 两种工作方式下的两种工作方式下的公用引脚公用引脚地址/数据总线7 公用控制总线（3）NMI（输入

6、）：非可屏蔽中断请求信号，上升沿有效。 （4）INTR（输入）：可屏蔽中断请求信号，高电平有效。IF=1，允许；IF=0，屏蔽。（2）RD（输出）：读控制输出信号，低电平有效。（1）MN/MX（输入）：工作方式设置引脚。6281920434333232524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DE

7、N（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80865.1.1 两种工作方式下的两种工作方式下的公用引脚公用引脚8（5）RESET（输入）：复位引脚，高电平有效。复位时，CPU结束当前操作，并对处理器的标志寄存器、IP、DS、SS、ES及指令队列进行清零操作，将CS设置为0FFFFH。 （6）READY（输入）：“准备好”信号引脚，高电平有效，表明内存单元或I/O端口已经准备好。6281920434333232524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（

8、5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80865.1.1 两种工作方式下的两种工作方式下的公用引脚公用引脚 公用控制总线9（7）TEST（输入）：测试信号引脚，低电平有效。信号与WAIT指令结合使用。（8）BHE/S7（输出、三态）：高8位数据允许/状态复用引脚。在T1状态输出BHE，表示高8位数据线D15D8有效；其他状态输出状态信号S7（未定义）。62819204343

9、33232524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD（RQ/GT0） HLDA（RQ/GT1）WR（LOCK）M/IO（S2）DT/R（S1）DEN（S0）ALE（QS0）INTA（QS1）TESTREADYRESET80865.1.1 两种工作方式下的两种工作方式下的公用引脚公用引脚 公用控制总线10利用利用BHE信号和信号和AD0信号，可知系统当前的操作类型。信号，可知系统当前的操

10、作类型。 操作 BHE AD0 所用引脚读/写偶地址的一个字 0 0 AD15AD0读/写偶地址的一个字节 1 0 AD7 AD0读/写奇地址的一个字节 0 1 AD15AD8读/写奇地址的一个字 第一个总线周期读/写低字节 0 1 AD15AD8 第二个总线周期读/写高字节 1 0 AD7 AD0 5.1.1 公用引脚公用引脚 公用控制总线11一、 最小模式下的典型配置5.1.2 最小方式下引脚定义和系统总线结构最小方式下引脚定义和系统总线结构 MN/MX接+5V； 一片8284时钟发生器； 三片8282或74LS373地址锁存器； 二片8286/8287总线收发器。128086最小方式系统

11、的系统总线结构3 3片片82828282锁存锁存2020位地址信息和位地址信息和BHEBHE ，2 2片片82868286作为作为1616位数据收发器。位数据收发器。5.1.2 最小方式下引脚定义和系统总线结构最小方式下引脚定义和系统总线结构8286 8286 或或8287 8287 T TOEOE MN/MX RD WR CLK READY M/IORESET ALE A19-A16 BHE AD15-AD0 8086 DT/R DEN STB 828282848284RES 存储器I/O数据总线数据总线地址总线地址总线地址总线地址总线地址地址/ /数据数据V VCCCCV VCCCCBHE

12、BHE8286 8286 TOE13二、 最小模式下的24-31引脚（2） ALE（输出）：地址锁存允许信号，高电平有效。 ALE信号不能被浮空。（5） HOLD（输入）：总线保持请求信号，高电平有效。 （6） HLDA（输出）：总线保持响应信号，高电平有效。 （1） INTA（输出）：中断响应信号，低电平有效。 （3） DEN（输出，三态）：数据允许信号，低电平有效。 （4）DT/R（输出、三态）：数据收/发控制信号。5.1.2 最小方式下引脚定义和系统总线结构最小方式下引脚定义和系统总线结构142. 最小模式下的24-31引脚二、 最小模式下的24-31引脚（7） M/IO（输出、三态）：

13、存储器/I/O端口选择信号，这是CPU区分进行存储器访问还是I/O访问的输出控制信号。 M/IORDWR操作类型读I/O写I/O读存储器写存储器5.1.2 最小方式下引脚定义和系统总线结构最小方式下引脚定义和系统总线结构（8） WR（输出、三态）：写控制信号，低电平有效，与M/IO配合实现对存储单元或I/O端口的写操作控制。 15三、 8282、8286和8284A 1地址锁存器地址锁存器82828282内部逻辑图OE为三态门的开启为三态门的开启信号。信号。5.1.2 最小方式下引脚定义和系统总线结构最小方式下引脚定义和系统总线结构STB接接8086CPU的的ALE引脚，利用引脚，利用ALE的

14、下降沿锁存的下降沿锁存地址和地址和BHE信号。信号。16三、 8282、8286和8284A 2总线收发器总线收发器82868286内部逻辑图OE0，T=0时，时，B为输入，为输入，A为输出为输出信号由信号由B到到A。OE0，T=1时，时，A为输入，为输入，B为输出为输出信号由信号由A到到B；5.1.2 最小方式下引脚定义和系统总线结构最小方式下引脚定义和系统总线结构17三、 8282、8286和8284A 3时钟发生器时钟发生器8284A8284时钟电路的连接5.1.2 最小方式下引脚定义和系统总线结构最小方式下引脚定义和系统总线结构18一、 最大模式下的典型配置5.1.3 最大方式下引脚定

15、义和系统总线结构最大方式下引脚定义和系统总线结构 MN/MX接0V； 一片8288，作总线控制器； 一片8284，作时钟发生器； 三片8282或74LS373，作地址锁存器； 二片8286/8287，作总线收发器。198086最大方式系统的系统总线结构5.1.3 最大方式下引脚定义和系统总线结构最大方式下引脚定义和系统总线结构 80868086 CLK READY RESET A19-A16 BHE AD15-AD0 MN/MX STB 828282828286 8286 T OE82848284RESRES存储器存储器I/O数据总线数据总线地址总线地址总线地址总线地址总线地址地址/ /数据数

16、据V VCCCCBHEBHES0S1S2 CLK CLK 8288 DT/R DT/R S0 S0 S1 S1 S2S2 ALE ALE DENDENIOWCIORCMWTCMRDC1120QS1QS0含 义00无操作01从指令队列的第一个字节中取走代码10队列空11除第一个字节外,还取走了后续字节中的代码二、 最大模式下的24-31引脚（1）QS1、QS0（输出）：指令队列状态线，用来提供8086内部指令队列的状态。5.1.3 最大方式下引脚定义和系统总线结构最大方式下引脚定义和系统总线结构212S1S0S操作过程000011110011001101010101发中断响应信号读I/O端口写I

17、/O端口暂停取指令读内存写内存无源状态（2）S2/S1/S0（输出、三态）：状态信号输出线，这3位状态的组合表示CPU当前总线周期的操作类型。8288总线控制器接收这3位状态信号的编码并产生相应的控制信号。二、 最大模式下的24-31引脚5.1.3 最大方式下引脚定义和系统总线结构最大方式下引脚定义和系统总线结构22二、 最大模式下的24-31引脚（3）RQ/GT1、RQ/GT0（输入/输出）：总线请求/允许信号。 RQ/GT0的优先权高于RQ/GT1。 （4）LOCK（输出、三态）：总线封锁信号，低电平有效。该 信号有效时，不允许总线上的主设备占用总线。 由前缀指令LOCK产生，且保持下一条

18、指令执行完毕； 在中断响应时，在连续两个响应周期之间，信号也有效； 在DMA操作时，引脚被浮空。5.1.3 最大方式下引脚定义和系统总线结构最大方式下引脚定义和系统总线结构23三、 总线控制器82885.1.3 最大方式下引脚定义和系统总线结构最大方式下引脚定义和系统总线结构24l l 指令周期：执行一条指令所需要的时间，有若干总线周期指令周期：执行一条指令所需要的时间，有若干总线周期组成。组成。l l 总线周期（机器周期）：总线周期（机器周期）：CPUCPU进行一次数据传输所需的时间。进行一次数据传输所需的时间。一个总线周期至少包括一个总线周期至少包括 4 4个个T T状态。状态。l l T

19、 T状态（时钟周期）：状态（时钟周期）：CPUCPU处理动作的最小单位位时间。就处理动作的最小单位位时间。就是时钟信号是时钟信号CLKCLK的周期。的周期。一、基本概念一、基本概念258086最小方式系统读总线周期时序图二、最小方式系统总线周期二、最小方式系统总线周期读周期读周期268086最小方式系统写总线时序图二、最小方式系统读写时序二、最小方式系统读写时序写周期写周期27从从CPUCPU中止现行程序中止现行程序转中断服务程序这转中断服务程序这一过程一过程, ,用两个总线用两个总线周期周期。 第一个响应周期：第一个响应周期：使使AD15-AD0AD15-AD0、/S7/S7、A19/S6-A16/S3A19/S6-A16/S3悬空。悬空。第二个响应周期：第二个响应周期：外设向数据总线上外设向数据总线上输送一个字节的中输送一个字节的中断类型号。断类型号。每一响应周期的每一响应周期的T1T1状态输出一个高电状态输出一个高电平脉冲，作为地址平脉冲，作为地址锁存信号。锁存信号。中断响应周期二、最小方式系统总线周期二、最小方式系统总线周期中断响应周期中断响应周期28 当系统中当系统中CPU之外的总线主设备需要占用总线时，向之外