第五章存储器系统

1、广东技术师范学院电子与信息学院1第5章存储系统主要内容：主要内容： 半导体存储器的分类及其特点半导体存储器的分类及其特点 半导体存储芯片的外部特性及其与系统的连接半导体存储芯片的外部特性及其与系统的连接 存储器接口设计（存储器扩展技术）存储器接口设计（存储器扩展技术） 高速缓存高速缓存5.1 概概 述述主要内容：主要内容： 存储器系统基本概念存储器系统基本概念 半导体存储器的分类及特点半导体存储器的分类及特点 两类半导体存储器的主要区别两类半导体存储器的主要区别1. 存储器系统存储器系统 将两个或两个以上速度、容量和价格各不相同将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬

2、件相结合的方法的存储器用硬件、软件或软硬件相结合的方法连接起来连接起来 构成存储系统。构成存储系统。 系统的存储速度接近最快的存储器，容量接近系统的存储速度接近最快的存储器，容量接近最大的存储器。最大的存储器。存储器系统存储器系统 在一般计算机中主要有两种存储系统在一般计算机中主要有两种存储系统 Cache存储系统存储系统主存储器主存储器高速缓冲存储器高速缓冲存储器虚拟存储系统虚拟存储系统主存储器主存储器磁盘存储器磁盘存储器6Cache存储器系统存储器系统 Cache（高速缓冲存储器）（高速缓冲存储器） 速度快，容量小速度快，容量小 主内存：主内存： 速度慢，容量大速度慢，容量大 Cache存

3、储系统由硬件系统管理。对程序员存储系统由硬件系统管理。对程序员是透明的。是透明的。 设计目标：设计目标： 提高存取速度提高存取速度CPUCache主存主存虚拟存储器系统虚拟存储器系统 虚拟存储器系统由主内存和部分磁盘存储器虚拟存储器系统由主内存和部分磁盘存储器购成。购成。 虚拟存储系统由操作系统管理，对应用程序虚拟存储系统由操作系统管理，对应用程序员透明。员透明。 设计目标：设计目标： 增加存储容量增加存储容量2. 半导体存储器半导体存储器 半导体存储器由能够表示二进制数半导体存储器由能够表示二进制数“0”和和“1”的、具有记忆功能的半导体器件组成。的、具有记忆功能的半导体器件组成。 能存放一

4、位二进制数的半导体器件称为一个存能存放一位二进制数的半导体器件称为一个存 储元。储元。 若干存储元构成一个存储单元。若干存储元构成一个存储单元。93. 半导体存储器的分类半导体存储器的分类 内存储器内存储器随机存取存储器（随机存取存储器（RAM）只读存储器（只读存储器（ROM）随机存取存储器随机存取存储器（RAM） RAM静态存储器（静态存储器（SRAM）动态存储器（动态存储器（DRAM）只读存储器只读存储器（ROM） 只读存储器只读存储器掩模掩模ROM一次性可写一次性可写ROMEPROMEEPROM4.半导体存储器的主要技术指标半导体存储器的主要技术指标 存储容量存储容量 存储单元个数存储单

5、元个数每单元的二进制数位数每单元的二进制数位数 存取时间存取时间实现一次读实现一次读/ /写所需要的时间写所需要的时间 存取周期存取周期连续启动两次独立的存储器操作所需间隔的连续启动两次独立的存储器操作所需间隔的最小时间最小时间 可靠性可靠性 功耗功耗5.2 随机存取存储器随机存取存储器掌握：掌握： SRAM与与DRAM的主要特点的主要特点 几种常用存储器芯片及其与系统的连接几种常用存储器芯片及其与系统的连接 存储器扩展技术存储器扩展技术广东技术师范学院电子与信息学院14 一、静态存储器一、静态存储器SRAM1. SRAM的特点的特点 存储元由双稳电路构成存储元由双稳电路构成 主要特点：主要特

6、点： 存储信息稳定存储信息稳定 存储容量低，存取速度快，价格较高存储容量低，存取速度快，价格较高 SRAM常用作高速缓冲存储器（常用作高速缓冲存储器（Cache）162. 典型典型SRAM芯片芯片掌握：掌握： 主要引脚功能主要引脚功能 工作时序工作时序 与系统的连接使用与系统的连接使用广东技术师范学院电子与信息学院17特点：特点： 用双稳态触发器存储信息。用双稳态触发器存储信息。 速度快（速度快（5ns），不需刷新，外围电路比较简单，但集成度），不需刷新，外围电路比较简单，但集成度低（存储容量小，约低（存储容量小，约1Mbit/片），功耗大。片），功耗大。 在在PC机中，机中，SRAM被广泛地

7、用作高速缓冲存储器被广泛地用作高速缓冲存储器Cache。 对容量为对容量为M*N的的SRAM芯片，其地址线数芯片，其地址线数=2M；数据线数；数据线数=N。反之，若。反之，若SRAM芯片的地址线数为芯片的地址线数为K，则可以推断其单，则可以推断其单元数为元数为2K个。个。 广东技术师范学院电子与信息学院AB广东技术师范学院电子与信息学院典型典型SRAM芯片芯片CMOS RAM芯片芯片6264（8K*8）：）： 主要引脚功能主要引脚功能 工作时序工作时序 与系统的连接使用与系统的连接使用广东技术师范学院电子与信息学院20SRAM 6264芯片芯片逻辑符号：逻辑符号：6264D7-D0A12-A0

8、OEWECS1CS2广东技术师范学院电子与信息学院6264外部引线图外部引线图:广东技术师范学院电子与信息学院6264芯片的主要引线芯片的主要引线 地址线：地址线： A0A12 数据线：数据线： D0 D7 输出允许信号：输出允许信号：OE 写允许信号：写允许信号： WE 选片信号：选片信号： CS1、CS2广东技术师范学院电子与信息学院236264的工作过程的工作过程 读操作读操作 写操作写操作 广东技术师范学院电子与信息学院写操作的工作时序写操作的工作时序:广东技术师范学院电子与信息学院读操作的工作时序读操作的工作时序:3. 半导体存储器总线接口原理半导体存储器总线接口原理 深入理解深入理

9、解 8088总线信号总线信号 主存储器的编址主存储器的编址 半导体存储器与总线的连接方式半导体存储器与总线的连接方式（1 1）80888088总线信号总线信号8 80 08 88 8总总线线A19-A0A15-A0MEMR、MEMWIOR、IOW 存储器存储器输入输入/输出输出RD、WR（2 2）微机中的主内存微机中的主内存 微机中的主内存可能由多片存储芯片（存储微机中的主内存可能由多片存储芯片（存储体）构成；体）构成； 每片存储器芯片（每个存储体）上都含若干每片存储器芯片（每个存储体）上都含若干存储单元，每个存储单元在整个内存空间中存储单元，每个存储单元在整个内存空间中都必须具有惟一的地址。

10、都必须具有惟一的地址。（2 2）微机中的主内存微机中的主内存 微机中的主内存可能由多片存储芯片（存储微机中的主内存可能由多片存储芯片（存储体）构成；体）构成； 每片存储器芯片（每个存储体）上都含若干每片存储器芯片（每个存储体）上都含若干存储单元，每个存储单元在整个内存空间中存储单元，每个存储单元在整个内存空间中都必须具有惟一的地址。都必须具有惟一的地址。（3 3）存储器编址存储器编址001100001111000001011010低位地低位地址址高位地址高位地址存储器编址存储器编址片选地址（高位）片选地址（高位）片内地址（低位）片内地址（低位）内存地址内存地址 微型机中的主存储器采用高位地址交

11、叉访问方微型机中的主存储器采用高位地址交叉访问方式式 用高位地址选择芯片，低位地址选择芯片内的用高位地址选择芯片，低位地址选择芯片内的单元单元 若芯片容量（单元数）为若芯片容量（单元数）为m，则：，则： 低位地址的位数低位地址的位数=m2log6264芯片的编址芯片的编址片首片首地址地址A19A12A0A19A12A00 0 0 0 0 0 0 0 0 0 0 0 0X X X X X X XX X X X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1片尾片尾地址地址（4 4）存储器与系统总线的连接存储器与系统总线的连接001100001111000001011010CS00

12、译译码码器器1CS存储器构建原理：存储器构建原理：34高位交叉访问存储器的连接原理示意图：高位交叉访问存储器的连接原理示意图：低位地低位地址用于址用于选择芯选择芯片上的片上的单元单元高位地高位地址用于址用于选中芯选中芯片片6264芯片与系统的连接芯片与系统的连接D0D7A0A12WEOECS1CS2A0A12MEMWMEMR译码译码电路电路高位地高位地址信号址信号D0D7SRAM 62648088总线总线+5V4. 译码电路译码电路 将输入的一组高位地址信号通过变换，产将输入的一组高位地址信号通过变换，产 生一个有效的输出信号，用于选中某一个生一个有效的输出信号，用于选中某一个 存储器芯片，从

13、而确定了该存储器芯片在存储器芯片，从而确定了该存储器芯片在 内存中的地址范围。内存中的地址范围。 将输入的一组二进制编码变换为一个特定将输入的一组二进制编码变换为一个特定 的输出信号。的输出信号。译码方式译码方式 全地址译码全地址译码 部分地址译码部分地址译码（1 1）全地址译码全地址译码 特点：特点： 用全部的高位地址信号作为译码信号；用全部的高位地址信号作为译码信号； 使存储器芯片的每一个单元都占据一个唯一使存储器芯片的每一个单元都占据一个唯一的内存地址。的内存地址。全地址译码例全地址译码例A19A18A17A16A15A14A13& 1CS11SRAM 6264CS2+5V011

14、110006264芯片全地址译码例芯片全地址译码例片首片首地址地址A19A12A0A19A12A00 0 0 0 0 0 0 0 0 0 0 0 01 1 1 1 0 0 01 1 1 1 0 0 01 1 1 1 1 1 1 1 1 1 1 1 1片尾片尾地址地址该该6264芯片的地址范围芯片的地址范围 = F0000HF1FFFH全地址译码例全地址译码例 若已知某若已知某SRAM 6264芯片在内存中的地址为：芯片在内存中的地址为： 3E000H3FFFFH 试画出将该芯片连接到系统的译码电路。试画出将该芯片连接到系统的译码电路。全地址译码例全地址译码例 设计步骤：设计步骤： 写出地址范围

15、的二进制表示；写出地址范围的二进制表示； 确定各高位地址状态；确定各高位地址状态； 设计译码器。设计译码器。片首片首地址地址A19A12A0A19A12A00 0 0 0 0 0 0 0 0 0 0 0 00 0 1 1 1 1 10 0 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1片尾片尾地址地址全地址译码例全地址译码例A19A18A17A16A15A14A13& 1CS1高位地址：高位地址：0011111SRAM 6264CS2+5V00111110广东技术师范学院电子与信息学院广东技术师范学院电子与信息学院广东技术师范学院电子与信息学院4647（2 2）部

16、分地址译码部分地址译码 特点：特点： 用部分高位地址信号（而不是全部）作为译码信用部分高位地址信号（而不是全部）作为译码信号；号； 使被选中存储器芯片占有几组不同的地址范围。使被选中存储器芯片占有几组不同的地址范围。 若全部高位地址信号的位数为若全部高位地址信号的位数为m，译码信号的位，译码信号的位数为数为i，则所选存储器芯片占有的地址范围数为：，则所选存储器芯片占有的地址范围数为： 对含对含n个存储芯片（存储体）的存储器，若采用个存储芯片（存储体）的存储器，若采用部分地址译码，则高位地址的位数至少应满足：部分地址译码，则高位地址的位数至少应满足： 高位地址的位数高位地址的位数n2log2im

17、 广东技术师范学院电子与信息学院部分地址译码例部分地址译码例两组地址：两组地址： F0000H F1FFFH B0000H B1FFFHA19A17A16A15A14A13& 16264CS1111000高位地址：高位地址： 1110001011000，1111000广东技术师范学院电子与信息学院广东技术师范学院电子与信息学院广东技术师范学院电子与信息学院广东技术师范学院电子与信息学院广东技术师范学院电子与信息学院广东技术师范学院电子与信息学院应用举例应用举例 将将SRAM 6264芯片与系统连接，使其地址范围为：芯片与系统连接，使其地址范围为：38000H39FFFH和和78000H

18、79FFFH。 选择使用选择使用74LS138译码器构成译码电路译码器构成译码电路 Y0# G1 Y1#G2A Y2#G2B Y3#Y4#A Y5#B Y6#C Y7#片选信号输出译码允许信号地址信号（接到不同的存储体上）74LS138逻辑图：广东技术师范学院电子与信息学院5674LS138的真值表：（注意：输出低电平有效）可以看出，当译码允许信号有效时，Yi是输入A、B、C的函数，即 Y=f(A,B,C)1 11 11 11 11 11 11 11 1X X X X X X 其其 他他 值值01 11 11 11 11 11 11 11 1 1 1 1 1 1 0 01 0 01 101 1

19、1 11 11 11 11 11 1 0 1 1 0 1 0 01 0 01 11 101 11 11 11 11 11 0 1 1 0 1 1 0 01 0 01 11 11 101 11 11 11 11 0 0 1 0 0 1 0 01 0 01 11 11 11 101 11 11 10 1 1 0 1 1 1 0 01 0 01 11 11 11 11 101 11 10 1 0 0 1 0 1 0 01 0 01 11 11 11 11 11 101 10 0 1 0 0 1 1 0 01 0 01 11 11 11 11 11 11 100 0 0 0 0 0 1 0 01 0

20、0Y7Y7Y6Y6Y5Y5Y4Y4Y3Y3Y2Y2Y1Y1Y0Y0C B AC B AG G1 1 G G2A2A G G2B2B广东技术师范学院电子与信息学院应用举例应用举例(续续):D0D7A0A12WEOECS1CS2A0A12MEMWMEMRD0D7G1G2AG2BCBA&A19A14A13A17A16A15+5VY0下图中A18不参与译码，故6264的地址范围为：62645. SRAM存储器接口设计例存储器接口设计例 将将SRAM 6264芯片与系统连接，使其地芯片与系统连接，使其地址范围为：址范围为：38000H39FFFH。 使用使用74LS138译码器构成译码电路。译码

21、器构成译码电路。存储器接口设计例存储器接口设计例 由题知地址范围：由题知地址范围： 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1 1高位地址高位地址A19A12A0应用举例应用举例D0D7A0A12WEOECS1CS2A0A12MEMWMEMRD0D7A19G1G2AG2BCBA&A18A14A13 A17 A16A15VCCY0二、动态随机存储器二、动态随机存储器DRAM1. DRAM的特点的特点 存储元主要由电容构成；存储元主要由电容构成； 主要特点：主要特点： 存储信息不稳定，需要存储信息不稳定，需要定时刷新。定时刷新。 存储容量高，存取速度较低，价格便宜。

22、存储容量高，存取速度较低，价格便宜。 DRAM芯片主要用作主内存。芯片主要用作主内存。63一、一、DRAM的基本存储单元的基本存储单元DRAM 基本存储单元基本存储单元组成组成 由由T与电容与电容Cs组成，信息存储在组成，信息存储在Cs上。上。当当X=1，T导通，电容导通，电容Cs与数据线与数据线D连通。连通。 写入时，外部数据驱动写入时，外部数据驱动D，并由，并由D对电容对电容Cs充电或放电，改变其存储的信息。充电或放电，改变其存储的信息。 读出时，读出时，Cs经经D对数据线上的寄生电容对数据线上的寄生电容Cd充电或放电，从而改变寄生电容充电或放电，从而改变寄生电容Cd上的上的电压，读出所存

23、储的信息。因每次输出都电压，读出所存储的信息。因每次输出都会使会使Cs上原有的电荷泄放，存储的内容就上原有的电荷泄放，存储的内容就会被破坏，会被破坏，所以读出是破坏性的。所以读出是破坏性的。为此，为此，每次读出后都需要进行再生（重新写入）每次读出后都需要进行再生（重新写入）以恢复以恢复Cs上的信息。上的信息。 因为因为CsCd，读出时引起的数据线上的读出时引起的数据线上的电压变化很小，再加上噪声的影响，需经过灵电压变化很小，再加上噪声的影响，需经过灵敏度很高的读出放大器放大和整形后才能输出敏度很高的读出放大器放大和整形后才能输出TCS Cd（寄寄生生 电电容容）字字选选线线XD（数数据据线线）

24、64 由于基本单元电路简单，使由于基本单元电路简单，使DRAM的集成度的集成度（集成基本存储单元数）很高，但（集成基本存储单元数）很高，但DRAM的附属电路的附属电路 较复杂。（需读出放大器，整形，刷新等电路）较复杂。（需读出放大器，整形，刷新等电路） 为什么为什么DRAM要不断地刷新？要不断地刷新？ 由于由于DRAM是靠电容是靠电容Cs存储信息的，存储信息的，Cs有电荷时为逻辑有电荷时为逻辑“1”，没有电荷时为逻辑没有电荷时为逻辑“0”。但由于任何电容都存在漏电，因此当电。但由于任何电容都存在漏电，因此当电容容Cs存有电荷时，过一段时间由于电容的放电会导致电荷流失，存有电荷时，过一段时间由于

25、电容的放电会导致电荷流失，信息也会丢失，解决的办法是刷新，即每隔一定时间（大约信息也会丢失，解决的办法是刷新，即每隔一定时间（大约14ms）就要刷新一次，使原来处于逻辑）就要刷新一次，使原来处于逻辑“1”的电容的电荷又得的电容的电荷又得到补充，而原来处于电平到补充，而原来处于电平“0”的电容仍保持的电容仍保持“0”。2. 典型典型DRAM芯片芯片2164A 2164A：64K1bit 采用行地址和列地址来确定一个单元；采用行地址和列地址来确定一个单元； 行列地址分时传送，行列地址分时传送， 共用一组地址信号线；共用一组地址信号线； 地址信号线的数量仅地址信号线的数量仅 为同等容量为同等容量SR

26、AM芯芯 片的一半。片的一半。主要引线主要引线 行地址选通信号。用于锁存行地址；行地址选通信号。用于锁存行地址； 列地址选通信号。列地址选通信号。 地址总线上先送上行地址，后送上列地址，它们地址总线上先送上行地址，后送上列地址，它们 分别在分别在#RAS和和#CAS有效期间被锁存在锁存器中。有效期间被锁存在锁存器中。 DIN： 数据输入数据输入 DOUT：数据输出数据输出WE=0WE=1n WE：写允许信号写允许信号RAS：CAS：数据写入数据写入数据读出数据读出67 由于由于DRAM的容量较大，又不希望有太多的引脚，的容量较大，又不希望有太多的引脚， 所以大多数所以大多数DRAM芯片都采用分

27、时复用方式传输地址，将地芯片都采用分时复用方式传输地址，将地址分为行地址和列地址两部分分时在地址线上传送。址分为行地址和列地址两部分分时在地址线上传送。 对本芯片用对本芯片用A0A7先传送低先传送低8位地址，位地址， 再传送高再传送高8位地址位地址A8A15。RAS和和CAS分别为行、列地址选分别为行、列地址选通信号。通信号。 工作原理工作原理 数据读出数据读出 数据写入数据写入 刷新刷新 将存放于每位中的信息读出再照原样写入原单将存放于每位中的信息读出再照原样写入原单元的过程元的过程工作时序工作时序69二、二、DRAM的引脚信号与读写操作的引脚信号与读写操作地址线RASCASWEDiDo行地

28、址列地址行地址列地址写数据读数据图5.12 DRAM操作时序 下图为下图为DRAM的读写操作时序，首先在地址线上出现有效的行地址，的读写操作时序，首先在地址线上出现有效的行地址，然后然后RAS有效。经过一段时间之后，行地址被撤销，改送列地址，有效。经过一段时间之后，行地址被撤销，改送列地址，CAS有效。当行、列地址都被锁存到内部的行、列地址锁存器之后，即可根有效。当行、列地址都被锁存到内部的行、列地址锁存器之后，即可根据据WE信号进行读写操作。信号进行读写操作。3. 2164A在系统中的连接在系统中的连接与系统连接图与系统连接图存储体存储体2164A在系统中的连接在系统中的连接 DRAM 21

29、64A与系统连接的几点说明：与系统连接的几点说明： 芯片上的每个单元中只存放芯片上的每个单元中只存放1位二进制码，每字节数据分别存位二进制码，每字节数据分别存放在放在8片芯片中；片芯片中； 系统的每一次访存操作需同时访问系统的每一次访存操作需同时访问8片片2164A芯片，该芯片，该8片芯片片芯片必须具有完全相同的地址；必须具有完全相同的地址； 芯片的地址选择是按行、列分时传送，由系统的低芯片的地址选择是按行、列分时传送，由系统的低8位送出行位送出行地址，高地址，高8位送出列地址。位送出列地址。 结论：结论： 每每8片片2164A构成一个存储体（单独一片则无意义）；构成一个存储体（单独一片则无意

30、义）； 每个存储体内的所有芯片具有相同的地址（片内地址），应每个存储体内的所有芯片具有相同的地址（片内地址），应同时被选中，仅有数据信号由各片分别引出。同时被选中，仅有数据信号由各片分别引出。广东技术师范学院电子与信息学院722164A在系统中的连接在系统中的连接 4、PC机的机的DRAM存储器存储器1、PC机中机中DRAM的演变的演变 PC机的机的DRAM存储器从早期的存储器从早期的4MB、16MB、32MB、64MB到目前的到目前的128MB、256MB、512MB和和1GB、2GB等。等。 从早期的异步从早期的异步DRAM到后来的同步到后来的同步DRAM（SDRAM）。）。 从早期的从早

31、期的30线、线、72线到后来的线到后来的168线（双边接触）和线（双边接触）和184线线 内存条。改进的其目的都是为了提高访存速度和存储容量。内存条。改进的其目的都是为了提高访存速度和存储容量。2、SDRAM DIMM接口信号接口信号 168线双边接触内存模块（线双边接触内存模块（DIMM:Dual Inline Memry Module）插槽，每侧）插槽，每侧84脚，电压脚，电压3.3V，时钟频率有，时钟频率有66MHz,100MHz，133MHz等。等。SDRAM 168线有缓冲型、非缓冲型。线有缓冲型、非缓冲型。 缓冲型：在模块内除了时钟、数据线外的所有输入信号进缓冲型：在模块内除了时钟

32、、数据线外的所有输入信号进行缓冲，以便驱动更多的芯片。行缓冲，以便驱动更多的芯片。 非缓冲型：取消了模块内的缓冲器，提高了存取速度。非缓冲型：取消了模块内的缓冲器，提高了存取速度。 168线接口信号分为线接口信号分为6组：组： 地址线地址线 A0A13 数据线数据线 DQ0DQ63; CB0CB15 为纠错码（为纠错码（ECC）的校验比特。）的校验比特。 控制信号线控制信号线 S0S3 片选信号；片选信号； RAS、CAS 行、列地址选通行、列地址选通 WE 写允许；写允许； CK0CK3 时钟信号；时钟信号； CKE0CKE1 时钟使能信号线。时钟使能信号线。 串行存在探测（串行存在探测（S

33、PD）信号（）信号（SPD为一专用小芯片）为一专用小芯片） SPD在在DIMM模块上集成了一个模块上集成了一个256字节的串行字节的串行E2PROM 芯片，用于存储每个模块的各种参数，包括芯片，用于存储每个模块的各种参数，包括SDRAM的存取的存取速度、容量、电压、行、列地址宽度等。系统开机时，速度、容量、电压、行、列地址宽度等。系统开机时，PC的的ROM BIOS将自动读取将自动读取SPD中记录的信息，并根据此参中记录的信息，并根据此参数配置数配置DRAM控制器，以便达到最佳工作状态。控制器，以便达到最佳工作状态。 SA0SA2 SPD地址输入线地址输入线 SCL SPD时钟输入时钟输入 S

34、DA SPD串行数据输入串行数据输入/输出输出 电源电源 VDD为电源电压（为电源电压（17条）条） VSS为信号地（为信号地（18条）条） 空的信号线（空的信号线（NC:未用）（未用）（9条）条）信息工程学院信息论教研室内存条的变迁内存条的变迁1G和和2G的内存条的内存条三、存储器扩展技术三、存储器扩展技术（内存储器设计）（内存储器设计）广东技术师范学院电子与信息学院79位扩展位扩展扩展每个存储单元的位数扩展每个存储单元的位数字扩展字扩展扩展存储单元的个数扩展存储单元的个数字位扩展字位扩展二者的综合二者的综合用多片存储芯片构成一个需要的内存空间，用多片存储芯片构成一个需要的内存空间，它们在整

35、个内存中占据不同的地址范围，任它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中。一时刻仅有一片（或一组）被选中。1. 存储器扩展存储器扩展n用多片存储芯片构成一个需要的内存空间；用多片存储芯片构成一个需要的内存空间；n各存储器芯片在整个内存中占据不同的地址范各存储器芯片在整个内存中占据不同的地址范围；围；n任一时刻仅有一片（或一组）被选中。任一时刻仅有一片（或一组）被选中。n存储器芯片的存储容量等于：存储器芯片的存储容量等于： 单元数单元数每单元的位数每单元的位数字节数字节数字长字长扩扩展展单单元元扩扩展展字字长长位扩展位扩展 构成内存的存储器芯片的字长小于内存单元构成内存

36、的存储器芯片的字长小于内存单元 的字长时的字长时需进行位扩展。需进行位扩展。 位扩展：位扩展： 每单元字长的扩展。每单元字长的扩展。位扩展例位扩展例 用用8片片2164A芯片构成芯片构成64KB存储器。存储器。LS158A0A7A8A152164A2164A2164ADBABD0D1D70000HFFFFH.位扩展方法：位扩展方法： 将每片的地址线、控制线并联，数据线分将每片的地址线、控制线并联，数据线分 别引出。别引出。 位扩展特点：位扩展特点： 存储器的单元数不变，位数增加。存储器的单元数不变，位数增加。字扩展字扩展 地址空间的扩展地址空间的扩展 芯片每个单元中的字长满足，但单元数不满足。

37、芯片每个单元中的字长满足，但单元数不满足。 扩展原则：扩展原则： 每个芯片的地址线、数据线、控制线并联。每个芯片的地址线、数据线、控制线并联。 每个芯片必须有不同的地址范围。每个芯片必须有不同的地址范围。芯片的片选端必须分别引出芯片的片选端必须分别引出A0A10DBABD0D7A0A10R/WCS2K8D0D7A0A102K8D0D7D0D7A0A10CS译译码码器器Y0Y1高高位位地地址址R/W字扩展示意图字扩展示意图:字扩展例字扩展例 用两片用两片64K8位的位的SRAM芯片构成容量为芯片构成容量为128KB的存储器的存储器 两芯片的地址范围分别为：两芯片的地址范围分别为： 20000H2

38、FFFFH 30000H3FFFFH 字扩展例字扩展例G1G2AG2BCBAY2Y3&MEMRMEMWA19A18A17A1674LS138高位地址：高位地址：n 芯片芯片1： 0 0 1 0n 芯片芯片2： 0 0 1 1A19A18A17A16芯片芯片1芯片芯片2字位扩展字位扩展 设计过程：设计过程： 根据内存容量及芯片容量确定所需存储芯片数；根据内存容量及芯片容量确定所需存储芯片数； 进行位扩展以满足字长要求；进行位扩展以满足字长要求； 进行字扩展以满足容量要求。进行字扩展以满足容量要求。 若已有存储芯片的容量为若已有存储芯片的容量为L LK K，要构成容量为要构成容量为M M

39、N N的存的存储器，需要的芯片数为：储器，需要的芯片数为： （M / L） （N / K）广东技术师范学院电子与信息学院89字扩展例字扩展例例：例：用用16K*4的芯片构成的芯片构成64K*8的存储体的存储体 广东技术师范学院电子与信息学院908088系统中存储器的连接使用方法系统中存储器的连接使用方法 存储器与存储器与8088系统总线的连接的要点是：系统总线的连接的要点是： 存储器的地址范围？存储器的地址范围？ 根据要求的地址范围可确定用哪几根地址线进行片根据要求的地址范围可确定用哪几根地址线进行片选，哪几根地址线做片内寻址以及如何进行片选译选，哪几根地址线做片内寻址以及如何进行片选译码。码

40、。 系统总线上与存储器有关的信号线有哪些？系统总线上与存储器有关的信号线有哪些？ 熟悉与存储器有关的总线信号和存储芯片引脚的功熟悉与存储器有关的总线信号和存储芯片引脚的功能。能。 译码电路的构成（译码器的连接方法）译码电路的构成（译码器的连接方法） 系统地址空间一般比存储芯片的容量大（即总线中系统地址空间一般比存储芯片的容量大（即总线中的地址线数多于存储芯片的地址线数），物理内存的地址线数多于存储芯片的地址线数），物理内存实际只占用系统地址空间的一小块区域。把物理内实际只占用系统地址空间的一小块区域。把物理内存分配到系统地址空间的哪一块区域，取决于如何存分配到系统地址空间的哪一块区域，取决于如

41、何进行地址译码。进行地址译码。广东技术师范学院电子与信息学院91 8088系统中存储器连接涉及到的总线信号包括：系统中存储器连接涉及到的总线信号包括： 地址线地址线A19-A0 数据线数据线D7-D0 存储器读信号存储器读信号MEMR# 存储器写信号存储器写信号MEMW# 需要考虑的存储芯片引脚需要考虑的存储芯片引脚 地址线地址线An-1-A0：接地址总线的：接地址总线的An-1-A0 数据线数据线D7-D0：接数据总线的：接数据总线的D7-D0 片选信号片选信号CS#(CE#) (可能有多根可能有多根)：接地址译码器的片选输：接地址译码器的片选输出出 输出允许输出允许OE#(有时也称为读出允

42、许有时也称为读出允许) ：接：接MEMR# 写入允许写入允许WE#：接：接MEMW#广东技术师范学院电子与信息学院925.3 只读存储器（ROM）掩模掩模ROM一次性可写一次性可写ROM可读写可读写ROM分分 类类EPROM（紫外线擦除）紫外线擦除）EEPROM（电擦除）电擦除）广东技术师范学院电子与信息学院93一、一、EPROM特点：特点： 可多次编程写入；可多次编程写入； 掉电后内容不丢失；掉电后内容不丢失； 内容的擦除需用紫外线擦除器。内容的擦除需用紫外线擦除器。广东技术师范学院电子与信息学院94EPROM 2764 8K8bit芯片，其引脚与芯片，其引脚与SRAM 6264完全兼容完全

43、兼容 地址信号：地址信号：A0 A12 数据信号：数据信号：D0 D7 输出信号：输出信号：OE 片选信号：片选信号：CE 编程脉冲输入：编程脉冲输入：PGM广东技术师范学院电子与信息学院2764的工作方式的工作方式数据读出数据读出编程写入编程写入擦除擦除标准编程方式标准编程方式快速编程方式快速编程方式编程写入的特点：编程写入的特点：每出现一个编程负脉冲就写入一个字节数据每出现一个编程负脉冲就写入一个字节数据工作方式工作方式广东技术师范学院电子与信息学院96二、二、EEPROM（ E2PROM ）特点：特点： 可在线编程写入；可在线编程写入； 掉电后内容不丢失；掉电后内容不丢失； 电可擦除。电

44、可擦除。广东技术师范学院电子与信息学院97典型典型E2PROM芯片芯片98C64A 8K8bit芯片芯片 13根地址线（根地址线（A0 A12） 8位数据线（位数据线（D0 D7） 输出允许信号（输出允许信号（OE） 写允许信号（写允许信号（WE） 选片信号（选片信号（CE） 状态输出端（状态输出端（READY/BUSY）广东技术师范学院电子与信息学院工作方式工作方式 数据读出数据读出 编程写入编程写入 擦除擦除字节写入：每一次字节写入：每一次BUSY正脉冲写正脉冲写 入一个字节入一个字节自动页写入：每一次自动页写入：每一次BUSY正脉写正脉写 入一页（入一页（1 32字节）字节）字节擦除：一

45、次擦除一个字节字节擦除：一次擦除一个字节片擦除：一次擦除整片片擦除：一次擦除整片广东技术师范学院电子与信息学院 3. EEPROM的应用的应用例例55 将一片将一片98C64A接到总线上，使其地址接到总线上，使其地址范围在范围在 3E000H 3FFFFH之间。并编写程序将之间。并编写程序将芯片的所有存储单元写入芯片的所有存储单元写入66H. 解：解： 电路连接如图电路连接如图531所示，所示，READU/BUSY端的状态通过一个接口电路送到端的状态通过一个接口电路送到CPU数据总线的数据总线的D0,CPU读入该状态以判断一个写周期是否结束。读入该状态以判断一个写周期是否结束。READU/BU

46、SY状态状态 接口地址为接口地址为02EOH. 广东技术师范学院电子与信息学院100 广东技术师范学院电子与信息学院 下面分别用延时等待的方式和查询下面分别用延时等待的方式和查询READY/BUSY端状态的方式向芯片的所有单元写入端状态的方式向芯片的所有单元写入66H.程序程序1：用延时等待的方式。：用延时等待的方式。START: MOV AX,3E00 MOV DS,AX ;段地址送（段地址送（DS) MOV SI,0000H MOV CX,2000HAGAIN: MOV AL,66H MOV SI,AL CALL TDELAY20MS INC SI LOOP AGAIN HLT;第一个单元

47、的偏移地址送（第一个单元的偏移地址送（SI);芯片的存储单元个数送（芯片的存储单元个数送（CX);写入一个字节写入一个字节;通用延时子程序，延时通用延时子程序，延时20ms;下一个存储单元地址下一个存储单元地址;若未写完则再写下一个字节若未写完则再写下一个字节广东技术师范学院电子与信息学院程序程序2：用查询：用查询READY/BUSY端状态的方式。端状态的方式。START:MOV AX,3E00H MOV DS,AX MOV SI,0000H MOV CX,2000H MOV BL,66HAGAIN:MOV DX,02E0H WAIT: IN AL,DX TEST AL,01H JZ WAIT

48、 MOV SI,BL INC SI LOOP AGAIN HLT;段地址送（段地址送（DS);第一个单元的偏移地址送（第一个单元的偏移地址送（SI);芯片的存储单元个数送（芯片的存储单元个数送（CX);要写入的数据送（要写入的数据送（BL);READY/BUSY状态接口地址送（状态接口地址送（DX);从接口读入从接口读入READY/BUSY端的状态端的状态;可以写入吗？可以写入吗？;若为低电平（表示忙）则等待若为低电平（表示忙）则等待;否则，写入一个字节否则，写入一个字节;下一个存储单元地址下一个存储单元地址;若未写完则再写一个字节若未写完则再写一个字节广东技术师范学院电子与信息学院E2PRO

49、M的应用的应用 可通过编写程序实现对芯片的读写，但可通过编写程序实现对芯片的读写，但 每写入一个字节都需判断每写入一个字节都需判断READY/BUSY 端的状态，仅当该端为高电平时才可写端的状态，仅当该端为高电平时才可写 入下一个字节。入下一个字节。104四、闪速存储器（四、闪速存储器（FLASH） 闪速存储器也称为快闪存储器或闪存，是一种电闪速存储器也称为快闪存储器或闪存，是一种电可擦除的非易失性只读存储器。其特点是：可擦除的非易失性只读存储器。其特点是： 1、按区块或页面组织；除了可进行整个芯片的擦除、按区块或页面组织；除了可进行整个芯片的擦除 和编程外，还可按字节、区快或页面进行擦除与和

50、编程外，还可按字节、区快或页面进行擦除与 编程。编程。 2、可进行快速页面写入：、可进行快速页面写入：CPU将页面数据按芯片存将页面数据按芯片存 取速度（一般几十到取速度（一般几十到200ns）写入页缓存，再在内）写入页缓存，再在内 部逻辑控制下，将整页数据写入相应页面，大大部逻辑控制下，将整页数据写入相应页面，大大 提高了编程速度。提高了编程速度。 1053、具有内部编程控制逻辑：写入时，由内部逻辑控、具有内部编程控制逻辑：写入时，由内部逻辑控制操作，制操作，CPU可做其他工作。（可做其他工作。（CPU通过读出校通过读出校验或状态查询获知编程是否结束）验或状态查询获知编程是否结束）4、具有在

51、线系统编程能力：擦除与写入无需取下。、具有在线系统编程能力：擦除与写入无需取下。5、具有软件和硬件保护能力：可防止有用数据被破、具有软件和硬件保护能力：可防止有用数据被破坏。坏。 106（一）闪存的内部组织（一）闪存的内部组织 1、 闪存区别于其他闪存区别于其他SRAM的最大特点是：的最大特点是： 内部设有命令寄存器和状态寄存器，因而可通过软件内部设有命令寄存器和状态寄存器，因而可通过软件 灵活控制。灵活控制。 采用命令方式可使闪存进入各种不同工作状态。如整采用命令方式可使闪存进入各种不同工作状态。如整 片擦除，页面擦除，整片编程，分页编程，字节编程，片擦除，页面擦除，整片编程，分页编程，字节

52、编程， 进入保护方式，读识别码等。进入保护方式，读识别码等。 闪存内部可自行产生编程电压闪存内部可自行产生编程电压VPP。在工作状态下，。在工作状态下， 在系统中就可实现编程操作。在系统中就可实现编程操作。 部分型号内部具有状态机和编程计时器，编程写入可部分型号内部具有状态机和编程计时器，编程写入可 在其内部控制下自动完成。在其内部控制下自动完成。 107 2、闪存的组织结构、闪存的组织结构 按页面组织和按区块组织按页面组织和按区块组织（1）按页面组织：内部有页缓存，存储体按页面组织，页缓）按页面组织：内部有页缓存，存储体按页面组织，页缓 存大小和存储体的页大小一致，可以把页缓存内容同时存大小

53、和存储体的页大小一致，可以把页缓存内容同时 编程写入相应的页内单元，提高了编程速度。编程写入相应的页内单元，提高了编程速度。（2）按区块组织：按区块组织的闪存，提供字节、区块和芯）按区块组织：按区块组织的闪存，提供字节、区块和芯 片擦除能力，编程速度较快，编程灵活性优于页面方式。片擦除能力，编程速度较快，编程灵活性优于页面方式。 108 （二）闪存芯片举例（二）闪存芯片举例 SST公司公司28EE0202Mb页面式闪存，页面式闪存，256k 8位。位。 内部组织为内部组织为2048页，每页页，每页128个字节。个字节。 页面写周期为页面写周期为5ms，平均写入时间为，平均写入时间为 39ns/

54、字节。读出时间为字节。读出时间为120150ns，重写次数超过重写次数超过10万次，数据保持时间万次，数据保持时间大于大于100年。年。 对外信号：对外信号：32条引脚。条引脚。 A7A17 ：11条行地址，决定页位置；条行地址，决定页位置； A0A6: 6条列地址，决定页内地址。条列地址，决定页内地址。 工作方式参阅教材。工作方式参阅教材。A7A17A0A6CEWEOED0D7 SST28EE020 FLASH256k 8109 （三）闪存的应用（三）闪存的应用 闪存像闪存像RAM 一样可在线写入数据，又具有一样可在线写入数据，又具有ROM的的 非易失性，因而可以取代全部的非易失性，因而可以

55、取代全部的UV-EPRAM和大和大 部分的部分的EEPROM。 监控程序、引导程序或监控程序、引导程序或BIOSBIOS等基本不变或不经常改变的等基本不变或不经常改变的 程序。程序。 闪存条、闪存卡（闪存条、闪存卡（Flash card，U盘盘），数字相机，个人数），数字相机，个人数字助理（字助理（PDN),MP3PDN),MP3播放器，笔记本等辅存。即将取代软盘播放器，笔记本等辅存。即将取代软盘存储器和硬磁盘。（因其无机械运动，存取速度快，体积存储器和硬磁盘。（因其无机械运动，存取速度快，体积小，可靠性高等优点）小，可靠性高等优点） 广东技术师范学院电子与信息学院5.4 高速缓存（Cache

56、)了解：了解： Cache的基本概念；的基本概念； 基本工作原理；基本工作原理； 命中率；命中率； Cache的分级体系结构的分级体系结构广东技术师范学院电子与信息学院1）为什么需要高速缓存？ CPU工作速度与内存工作速度不匹配 例如，例如，800MHz的的PIII CPU的一条指令执行时间约为的一条指令执行时间约为1.25ns，而，而133MHz的的SDRAM存取时间为存取时间为7.5ns，即，即83%的时间的时间CPU都处于等待状态，运行效率极低。都处于等待状态，运行效率极低。 解决：解决： CPU插入等待周期插入等待周期降低了运行速度；降低了运行速度； 采用高速采用高速RAM成本太高；成

57、本太高； 在在CPU和和RAM之间插入高速缓存之间插入高速缓存成本上升不多、成本上升不多、但速度可大幅度提高。但速度可大幅度提高。广东技术师范学院电子与信息学院2）工作原理 基于程序执行的两个特征：基于程序执行的两个特征： 程序访问的局部性：过程、循环、子程序。程序访问的局部性：过程、循环、子程序。 数据存取的局部性：数据相对集中存储。数据存取的局部性：数据相对集中存储。 存储器的访问相对集中的特点使得我们可以把频存储器的访问相对集中的特点使得我们可以把频繁访问的指令、数据存放在速度非常高（与繁访问的指令、数据存放在速度非常高（与CPU速度相当）的速度相当）的SRAM高速缓存高速缓存CACHE

58、中。需中。需要时就可以快速地取出。要时就可以快速地取出。广东技术师范学院电子与信息学院DBCPUCache控制部件CacheRAMAB送主存地址检索(用主存地址作为关键字,查找CAM)前提：每次访问的主存地址都保留在CAM内。CAMContent Access Memory命中则发出读 Cache命令, 从Cache取数据不命中则发出读RAM命令, 从RAM取数据Cache的工作原理图示的工作原理图示广东技术师范学院电子与信息学院 取指令、数据时先到取指令、数据时先到CACHE中查找：中查找： 找到（称为命中）找到（称为命中）直接取出使用；直接取出使用； 没找到没找到到到RAM中取，并同时存放

59、到中取，并同时存放到CACHE中，中，以备下次使用。以备下次使用。 只要命中率相当高，就可以大大提高只要命中率相当高，就可以大大提高CPU的运行的运行效率，减少等待。现代计算机中效率，减少等待。现代计算机中CACHE的命中的命中率都在率都在90%以上。以上。 命中率影响系统的平均存取速度命中率影响系统的平均存取速度 系统的平均存取速度系统的平均存取速度 Cache存取速度存取速度命中率命中率+RAM存取速度存取速度不命中率不命中率广东技术师范学院电子与信息学院例如：例如：RAM的存取时间为的存取时间为8ns，CACHE的存取时间的存取时间为为1ns，CACHE的命中率为的命中率为90%。则存储

60、器整体。则存储器整体访问时间由没有访问时间由没有CACHE的的8ns减少为：减少为：1ns90% + 8ns10% = 1.7ns 速度提高了近速度提高了近4倍。倍。 在一定的范围内，在一定的范围内，Cache越大，命中率就越高，越大，命中率就越高，但相应成本也相应提高但相应成本也相应提高 Cache与内存的空间比一般为与内存的空间比一般为1 128广东技术师范学院电子与信息学院*Cache系统有三个需要解决的主要问题：系统有三个需要解决的主要问题：主存主存Cache地址变换地址变换解决：解决：把Cache与主存都分成大小相同的页（若主存容量为若主存容量为2n，Cache容容量为量为2m，页的大小为，页的大小为2p（即页内地址有（即页内