FPGA实现异步FIFO翻译石倩

1、本科毕业设计外文翻译专业名称 微电子学 学生学号 2012303531 学生姓名 石倩 指导教师 韩兵 完成时间 2016年5月 本科毕业设计英文翻译指导教师评阅意见学生姓名： 班级： 得分：请指导教师用红笔在译文中直接进行批改，并就以下几方面填写评阅意见，给出综合得分（满分按100分计）。1、专业术语、词汇翻译的准确性；2、翻译材料是否与原文的内容一致；3、翻译材料字数是否符合要求；4、语句是否通顺，是否符合中文表达习惯。中文译文：2011国际会议电子与光电(ICEOE2011)用FPGA实现异步FIFO张彦军,易春丽和王金奇 张金叶 仪器科学与动态测量重点 金曦工业集团技术中心 实验室（中

2、国中北大学） 山西省太原市，中国 教育和科学技术关于 电子测试和测量实验室中国中北大学山西省太原市，中国摘要：我们介绍了基于FPGA的异步FIFO设计，使其达到高速，稳定的在异步时钟域之间传输数据的目的。在设计中，存储器地址被组织成一个环列表，使用格雷码作为它的地址码，使得双跳技术来完成两个异步时钟区域地址信号的传输，很好的避免了亚稳态问题。关键词：FPGA;异步FIFO;格雷码;双跳技术一、介绍 随着集成电路技术的发展，电路设计的规模正在迅速增加，并且系统时钟应用的越来越频繁。包括对许多异步时钟的处理，否则将导致冲突准稳态信号，这可能导致系统功能设计的故障。因此，处理异步时钟已经成为电路设计

3、中的困难，有很多解决问题的对策，如相位控制方法，双跳技术。然而，这些方法效率低，最好的方法是使用异步时钟异步FIFO，该时钟区域之间传递的信号更加灵活，在标准总线接口常用来读取存储器之间传送数据并写入突发。在本文中，我们在FPGA内推出高速异步FIFO法，因为FPGA的出色的控制逻辑，低功耗，高可靠性，可重构，开发周期短和降低开发成本等特性。该方法适用于高频数据采集系统，如视频图像采集预处理系统。二、异步FIFO的设计我们使用双端口RAM构建FPGA中的FIFO。在设计中，困难的是生成空和满的标志，因为输入控制的标志是由于输出，通过输入通常是产生输出控制同样的标志。因此，无论是写入地址和读出地

4、址时必须转移到另一个区域重新同步。下面是异步FIFO的简化示图。包括以下模块：双端口RAM，写和读地址发生器，格雷码计数器和标志产生单元。A.双端口RAMXilinx公司的Virtex和SPARTANII系列FPGA芯片集成了“选择+ RAM块（块RAM），它可以配置在一个真正的双端口RAM中。因此，选择块RAMB S4 S4作为存储体，双端口RAM的两个端口A和B完全独立的读写时钟频率可以高达1OO兆赫，不仅只是速度快，设计简单。在设计中，写端口配置为端口A，读端口配置为另一个端口B，然后阻断。RAMB S8 S8连接销可配置为512字节的FIFO中的存储容量，FPGA来控制读取和写入其地址

5、及时钟信号。B. 状态逻辑模块状态逻辑模块的任务是提供FIFO空和满的标志信号，这个信号告诉外部电路FIFO已经达到了临界条件：如果有满的信号，若FIFO有写操作的状态，没有空间来存储更多的数据;如果有一个空的信号时，FIFO处于有读操作时但没有更多的数据来供FIFO读取的临界状态。所以FIFO的空满信号是执行读写操作的重要角色，对实现自己的独立操作和阻塞性数据存储管理起了非常重要的作用。我们可以列出组织成一个环的存储器，如图3所示，为对空或满标志的可以读，写，获得地址的相对位置。系统复位，读，写地址是0，这是FIFO空状态，不允许进行读操作。要在这个过程中FIFO读取和写入数据，读，写地址指

6、针正在增加，如果写地址和读地址相比大于1及以上时可以读取FIFO，直到空为止;同样的道理，如果你写地址和读地址差大于1或更多可以对FIFO执行写操作，直到FIFO满。因为存储器被组织成一个环的形式，因此，写地址，或当读出地址1023，下一次读、写操作，读、写地址会跳转到地址0，这个工作方式来描述的无符号的临界状态的结构是非常合适的。C. 格雷计数FPGA芯片是输入和输出模块（输入/输出模块，LOB），可配置模块（可配置逻辑块，CLB）和可编程连接资源（可编程互连阵列，PIA）3个模块组成。 PIA位于芯片的逻辑块之间，后行编程到一个网络连接，内部逻辑芯片之间的连接，并在它们之间传输信息。作为输

7、入的逻辑块地址的取向可以是不同的，所以该地址变更计数器的每个比特不能完全同步，地址数据在一段时间内是不稳定的。如果异步时钟是在比较的地址不稳定时采样的地址，那么它就可能输出错误的结果。因此，此次设计采用格雷码，格雷码是相邻的两位编码只有一个数据位发生改变，以格雷码地址计数器可以做到消除电路中的亚稳态问题，从而解决了上述问题，并且其执行块图如下所示。 格雷码可以用一个二进制计数器，该计数时钟具有相同的二进制时钟来实现，格雷码读地址计数器采用读时钟CLK_Rd，格雷码写地址计数器采用写时钟CLK_Wr;两个相邻端口的输入的二进制数据转换的方式：Dgi= Db（i）XOR Db（i + 1）。这里的

8、Dgi指的是格雷码，“Db”代表二进制代码。读，写地址发生器和格雷码转换，移位，通过空和满标志的控制。当产生一个空标志，以禁止读地址发生器和格雷码转换，移位操作;同样，当产生满标记，以禁止写地址发生器和格雷码转换，移位操作。D. 同步设计 在图1中，使用写地址和读地址产生空和满标志，地址必须被传递到另一时钟的区域，并且要确保地址的同步。期间中的多个地址重新同步的问题可能发生的，一些其它位可以根据每个相应引线的传播特性被延迟一个比特时钟周期。换句话说，由于两个时钟区域的异步特性，一些数据在时钟的第一个上升沿时被采集，其他可能在下一个时钟上升沿被采集，这取决于是否数据到第一触发器时钟边沿到来之前建

9、立，拥有足够的建立时间和保持时间。我们使用双跳技术来完成异步时钟区域间时钟信号的传输，其示意图如下所示。3、 结论本文具体介绍了一个基于FPGA的异步FIFO，主要说明了空，满信号标志生成的方法，利用格雷码编码方式进行读地址和写地址的同步，利用双跳技术来解决两个异步时钟间的信号传输。点击这里是异步FIFO设计的软件仿真和硬件实现，这些已经被验证，并应用到实际电路。 实践证明，这种设计的异步FIFO高速，体积小，良好的空满状态标志性和可靠性。四、致谢 这项研究是由N0.2010CB334703的赠款中国的国家重点基础研究计划（973计划）的支持，此外，该研究还由中国国家自然科学基金下NO.510

10、75375的资助。参考文献：I. Van de Goor, AI, Schanstra I. Zorian Y, Fault Models and Tests for Ring Address.2. Nobutaro Shibata.maynmi watanabe. A current-sensed high speed and low-power first in first out memory using a wordline/bitline-swapped dual-port sram cell. IEEE Journal of Solid State Circuites. VOL_37, NO. 6, JUNE 2002.3. Application note virtex series, xapp13I (v1.7) march .4. Maritti Juhola.Comparison of Algorit