数字电子技术时序逻辑电路PPT课件

1、5.1 5.1 概述 时序逻辑电路：任一时刻的输出信号不仅取决于该时刻的输入信号，而且还取决于电路原来的状态。它由组合逻辑电路和存储电路组成。一、时序逻辑电路的组成存储电路组合逻辑电路x1xnz1zmq1qjy1yk),(njnnnmmqqqxxxfz 2121),(njnnnkkqqqxxxgy 2121),(njnnkjnjqqqyyyhq 21211逻辑关系：),(nQXFZ ),(nnQYHQ 1),(nQXGY 向量函数形式：输出方程驱动方程状态方程第1页/共75页5.1 5.1 概述二、时序逻辑电路的分类 没有统一的时钟脉冲信号，各触发器状态的变化不是同时发生，而是有先有后。按照触

2、发器的动作特点同步时序逻辑电路异步时序逻辑电路 所有触发器的状态变化都是在同一时钟信号作用下同时发生的。1JC11K1JC11K1JC11K&FF1FF0FF2ZCPQ2Q1Q0CP1JC11K1JC11K1JC11K&FF1FF0FF2ZQ2Q1Q0 输出状态仅与存储电路的状态Q有关，而与输入X无直接关系。或者没有单独的输出。按照输出信号的特点米里（Mealy）型摩尔（Moore）型 输出状态不仅与存储电路的状态Q Q有关，而且与外部输入X X也有关。第2页/共75页5.1 5.1 概述三、时序逻辑功能的描述方法1.1.逻辑方程式),(nQXFZ ),(nnQYHQ 1),(

3、nQXGY 输出方程驱动方程（激励方程、输入方程）状态方程2.2.状态转移表 状态转移表也称状态迁移表或状态表，是用列表的方式来描述时序逻辑电路输出Z Z、次态Q Qn+1n+1和外部输入X X、现态Q Qn n之间的逻辑关系。次态次态 输入输入 / /输出输出现态现态X XQ Qn nQ Qn+1n+1/ /Z Z时序逻辑电路状态表X XQ Qn nQ Qn+1n+1Z Z第3页/共75页5.1 5.1 概述3.3.状态转移图X1X0/ZQ1Q0Q2Q1Q00001111001/111/011/010/111/001/111/010/110/101/110/10000010100111111

4、10101100 状态转移图也称状态图，是用几何图形的方式来描述时序逻辑电路输入X X、输出Z Z以及状态转移规律之间的逻辑关系。4.4.时序图（波形图） 时序图即为时序电路的工作波形图，它以波形的形式描述时序电路内部状态Q Q、外部输出Z Z随输入信号X X变化的规律。第4页/共75页5.2 5.2 时序逻辑电路的分析一、时序逻辑电路的分析方法 时序逻辑电路的分析，就是根据给定的时序逻辑电路图，找出该时序逻辑电路在输入信号及时钟信号作用下，电路的状态及输出的变化规律，从而了解该时序逻辑电路的逻辑功能。 根据给定逻辑图，写出时序电路的输出方程和各触发器的驱动方程； 将驱动方程代入所用触发器的特

5、征方程，获得时序电路的状态方程； 根据时序电路的状态方程和输出方程，建立状态转移表； 由状态转移表画出状态图，进而画出波形图。 分析电路的逻辑功能。第5页/共75页例：分析下图所示同步时序电路的逻辑功能。5.2 5.2 时序逻辑电路的分析二、同步时序逻辑电路的分析举例1JC11K1JC11KFF1FF0CP=1X&ZQ1Q1Q0Q0“1”“1”解： 求驱动方程和输出方程n0n1QQXZ n011001QXKJKJ （米里型）第6页/共75页 求状态方程5.2 5.2 时序逻辑电路的分析nn0n010nnnnnnn1n11100010101011QQKQJQQQXQQXQQXQKQJQn

6、n )( 列状态表Q1Q0X/Z000110111/01/01/11/00/00/00/00/0 画状态图n0n1QQXZ 第7页/共75页5.2 5.2 时序逻辑电路的分析设Q1Q0的初始状态为00。 画工作波形图Q1Q0X/Z000110111/01/01/11/00/00/00/00/0Q0Q1ZX123456789CP第8页/共75页5.2 5.2 时序逻辑电路的分析 逻辑功能分析分析得：当外部输入X X=0=0时，状态转移按00011011000001101100规律变化，实现模4 4加法计数器的功能；当X X=1=1时，状态转移按00111001000011100100规律变化，实

7、现模4 4减法计数器的功能。所以，该电路是一个同步模4 4可逆计数器。X X为加/ /减控制信号，Z Z为借位输出。Q1Q0X/Z000110111/01/01/11/00/00/00/00/0第9页/共75页练习：分析下图所示同步时序电路的逻辑功能。1DC1FF21DC1FF11DC1FF0CP1Z1Z0Z25.2 5.2 时序逻辑电路的分析第10页/共75页nnnn0n01n120101 QQQQDQDQD ，解： 求输出方程和驱动方程 求状态方程nn010n111n2120101QQDQQDQQDQnnn ,5.2 5.2 时序逻辑电路的分析n00n11n22 QZQZQZ ， 列状态表

8、（摩尔型）第11页/共75页000001010101Q2Q1Q01001100111115.2 5.2 时序逻辑电路的分析 画状态图画波形图123456CPQ0Q1Q2设Q2Q1Q0的初始状态为000。第12页/共75页5.2 5.2 时序逻辑电路的分析 逻辑功能分析 从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲以三次分配给Q0、 Q和Q2各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每经过三个时钟周期循环一次，并且该电路具有自启动能力。000001010101Q2Q1Q0100110011111闭合回路中的为“有效状态”闭合回路外的为“无效状态” 当电路

9、处于任一无效状态时，若能在时钟信号作用下进入有效状态，称该电路具有自启动能力；否则，该电路无自启动能力。第13页/共75页例：分析下图所示异步时序电路的逻辑功能。5.2 5.2 时序逻辑电路的分析三、异步时序逻辑电路的分析举例解： 求驱动方程1 11 2nn2110n2001 KQQJKJKQJ（摩尔型）CP1JC11KFF1Q1Q11JC11KFF2& &Q2Q21JC11KFF0Q0Q0CP0CP1CP2第14页/共75页0 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 1 求状态方程5.2 5.2 时序逻辑电路的分析 CPQQQQQQQC

10、PQQQnnn n0n1n2120n111n0n210 列状态表 1 CPQKQJQnnn 1n01n11n20 n0n1n2 QQQQCPQQQ000100001010000001100110第15页/共75页5.2 5.2 时序逻辑电路的分析 画状态图100Q2Q1Q0111110101011010001000 逻辑功能分析分析得： 该电路是一个异步五进制（模5 5）加法计数器电路，且电路具有自启动功能。第16页/共75页CPQ2Q21D C11D C1Q1Q1FF0 FF1 FF21D C1Q0Q05.2 5.2 时序逻辑电路的分析练习：分析下图所示异步时序电路的逻辑功能。解： 求驱动方

11、程nnnQDQDQD001122 ， 求状态方程 CPDQn 1 CPQDQQQDQQQDQnnn 001n0111n11221n20（摩尔型）第17页/共75页 列状态表5.2 5.2 时序逻辑电路的分析0 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 1100001111010101010011001 1n01n11n210 n0n1n2 QQQQQCPQQQ 画状态图100Q2Q1Q0111110101011010001000第18页/共75页 由状态图可以看出，在时钟脉冲CPCP的作用下，电路的8 8个状态按递减规律循环变化，即：00011111010

12、1100011010001000000111110101100011010001000电路具有递减计数功能，是一个3 3位二进制异步减法计数器，且具有自启动功能。 画波形图5.2 5.2 时序逻辑电路的分析 逻辑功能分析CPQ0Q1Q2设Q2Q1Q0的初始状态为000。第19页/共75页5.3 5.3 寄存器 在数字电路中，用来存放一组二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1 1位二进制代码，存放n n位二进制代码的寄存器，需用n n个触发器来构成。 按照功能的不同，寄存器分为数码寄存器（基本寄存器）和移位寄存器两大类。并行方式串行

13、方式输入输出方式 每一位数据对应一个输入端（或输出端）。在时钟脉冲作用下，各位同时输入（或输出）。 只有一个输入端（或输出端）。在时钟脉冲作用下，各数码逐位输入（或输出）。第20页/共75页5.3 5.3 寄存器一、数码寄存器在数码寄存器中，数据的输入、输出均为并行方式。1.1.两步（二拍）接收4 4位数据寄存器并行输出并行输入清0 0接收RSRSRSRS & & &Q3Q2Q1Q0D0D1D2D3 &000010110100“1”“1”1011第21页/共75页5.3 5.3 寄存器2.2.一步（单拍）接收4 4位数据寄存器接收10111011C1 1DQ3Q

14、2Q1Q0D0D1D2D3C1 1DC1 1DC1 1D第22页/共75页5.3 5.3 寄存器74LS17574LS175四位数据寄存器Q1DRC1FFQ01DRC1QQR1DC1QRC11D0Q0Q1FFQ11Q2FFQ22Q3FFQ33CPDD3012DD1DR1第23页/共75页5.3 5.3 寄存器二、移位寄存器1.1.单向移位寄存器 移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出；串行输入、串行输出；并行输入、串行输出；串行输入、并行输出。十分灵活。串行输入串行输出并行输出“1011”“1011”n1nn1nn1n1n2312010QQQ QQ

15、QDQI,1 10 01 11 10 00 00 00 01DC1R1DC11DC1FF0FF2FF1CP1DC1FF3RRRQ1DIQ2Q3Do清0 0Q0用D D触发器构成的移位寄存器第24页/共75页移位寄存器中数码移位情况5.3 5.3 寄存器波形图12345678CP10111100111DIQ0Q1Q2Q3第25页/共75页5.3 5.3 寄存器左移寄存器1DC1RQ1DQRC1Q1D1DC1C1RQRCPCRD01DFF0FF1FF23FF20并行输出3QQ1QQID串行输入串行输出2D3D第26页/共75页5.3 5.3 寄存器2.2.双向移位寄存器串行输入（左移）串行输入（右

16、移）串行输出（右移）串行输出（左移）移位控制M=1M=1：右移M=0M=0：左移并 行 输 出RFF1DC13Q&1R1DC12FFQ&1R1DC11FFQ&1FF&C1R01DQ1111QQQQ1302CPILDDIRDORDOLMRD第27页/共75页5.3 5.3 寄存器74194741944 4位双向移位寄存器第28页/共75页5.3 5.3 寄存器74194741944 4位双向移位寄存器7419474194功能表0Q1QS3D2D1D0D2Q3Q74194SRDCPILIR01DD第29页/共75页 在数字电路中，能够记忆输入脉冲个数的电路称为计数器

17、。计数器是一个周期性的时序电路，其状态图有一个闭合环，闭合环循环一次所需要的时钟脉冲的个数称为计数器的模值M M。由n n个触发器构成的计数器，其模值M M一般应满足2 2n-1n-1M2M2n n。5.4 5.4 计数器计数器有许多不同的类型： 按时钟控制方式来分，有异步、同步两大类； 按计数过程中数值的增减来分，有加法、减法、可逆计数器三类； 按模值来分，有二进制、十进值和任意进制计数器。第30页/共75页同步二进制加法计数器 5.4 5.4 计数器一、二进制计数器 Q0 Q0 Z FF0 FF1 FF2 CP Q1 Q1 Q2 Q2 1J C1 1K 1J C1 1K 1J C1 1K

18、& & 1 & 100 KJnQKJ011 nnQQKJ0122 分析：驱动方程和输出方程nnnQQQ012Z 第31页/共75页nnnn2n1n0n2n1n012nnn1n0n1n011n10201100QQQQQQQQQQQQQQQQQQQnnn )(5.4 5.4 计数器状态方程状态表0 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 1011001101010101000011110 Z 1n01n11n2 n0n1n2 QQQQQQ00000001nnnQKQJQ 1第32页/共75页 画状态图100Q2Q1Q000101001

19、11011101110005.4 5.4 计数器Z Z0 01 10 00 00 00 00 00 0CPQ2Q1Q0Z12345678 画波形图f fCPCP1/2f1/2fCPCP1/4f1/4fCPCP1/8f1/8fCPCP设初态为Q3Q2Q1Q0=0000。第33页/共75页5.4 5.4 计数器74161741614 4位同步二进制加法计数器第34页/共75页 ET EP CP 74LS161 Q0 Q1 Q2 Q3 (b) 逻辑功能示意图 (a) 引脚排列图 16 15 14 13 12 11 10 9 74LS161 1 2 3 4 5 6 7 8 VCC C Q0 Q1 Q2

20、 Q3 ET LD RD CP D0 D1 D2 D3 EP GND RD D0 D1 D2 D3 C LD 5.4 5.4 计数器74161 74161 功能表第35页/共75页5.4 5.4 计数器二、十进制计数器 C FF0 FF1 FF2 FF3 Q1 Q0 1 CP Q2 1J C1 1K 1J C1 1K 1J C1 1K & & & Q3 Q3 1J C1 1K & & 同步十进制加法计数器 分析：驱动方程和输出方程 nnnnnnnnnQKQQQJQQKJQKQQJKJ03012301220103100 , , 1nnQQC03 第36页/

21、共75页 nnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQ30301213201201121010311010nnnQKQJQ 1状态方程5.4 5.4 计数器 nnnnnnnnnQKQQQJQQKJQKQQJKJ03012301220103100 , , 1第37页/共75页状态表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 0 0 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 0 1 1 0 11 1 1 01 1 1 10001111000011110000000

22、0110101010101010101010101001100110001000105.4 5.4 计数器 C Q 1n01n11n21n3 n0n1n2 n3 QQQQQQQ0000000001010101第38页/共75页状态图5.4 5.4 计数器 0010 0011 0001 0000 0100 0101 0110 0111 1000 1010 1001 1011 1100 1111 1110 1101 Q3Q2Q1Q0 具有自启动能力。波形图CPQ0Q1Q2Q312345678910设初态为Q3Q2Q1Q0=0000。第39页/共75页5.4 5.4 计数器7416074160同步十

23、进制加法计数器3Q2QETCP0D1D2D3DC1Q0Q74160EPRDDL第40页/共75页5.4 5.4 计数器三、任意进制计数器假定已有的是N N进制计数器，而需要得到M M进制计数器。1 1当MNM D0 D1 D2 D3 &11CP同步置数法预置数：D3D2D1D0=0000SM-1S11 即Q3Q2Q1Q01011CP 74LS161 Q0 Q1 Q2 Q3 ET EP CP C LD RD D0 D1 D2 D3 11&第44页/共75页5.4 5.4 计数器同步置数法预置数：D3D2D1D0=0011110111001011101010011000011101

24、100101010000111110Q3Q2Q1Q0预置信号 74LS161 Q0 Q1 Q2 Q3 ET EP CP C LD RD D0 D1 D2 D3 11CP&1 1 0 0第45页/共75页5.4 5.4 计数器进位C C置数法N=16，M=12，NM=4即 D3D2D1D0=0100 74LS161 Q0 Q1 Q2 Q3 ET EP CP C LD RD D0 D1 D2 D3 1CP10 0 1 01第46页/共75页5.4 5.4 计数器2 2当MNMN时：必须将多片计数器级联。1 1）整体清“0”0”法或整体置数法基本思路：先将n n片计数器级联组成Nn（NnM）

25、进制计数器，计满M M个状态后，采用整体清“0”0”或整体置数法实现M M进制计数器。2 2）分解法基本思路：将M=MM=M1 1M M2 2MMn n，其中M M1 1、M M2 2、MMn n均不大于N N，则用n n片计数器分别组成M1 1、M2 2、Mn n进制的计数器，然后级联即可构成M进制计数器。芯片级联的方式：串行进位方式：以低位片的进位输出信号C作为高位片的时钟输入信号CP 。并行进位方式：以低位片的进位输出信号C作为高位片的工作状态控制信号EP和ET。第47页/共75页5.4 5.4 计数器例：试用7416074160组成百进制计数器。 Q 0 Q 1 Q 2 Q 3 C L

26、D R D D 0 D 1 D 2 D 3 EP ET CP CP 1 1 进进位位输输出出 Q0 Q1 Q2 Q3 C LD RD D0 D1 D2 D3 EP ET CP 1 1 1 进进位位输输出出 Q0 Q1 Q2 Q3 C LD RD D0 D1 D2 D3 EP ET CP 1 Q 0 Q 1 Q 2 Q 3 C LD R D D 0 D 1 D 2 D 3 EP ET CP CP 1 1 串行进位方式（异步计数器）并行进位方式（同步计数器）第48页/共75页5.4 5.4 计数器例：试用两片7416074160实现5454进制计数器。解：M=54M=54，7416074160是具

27、有异步清零、同步置数的十进制计数器。整体置数法计数：0 05353。5 53 30 1 0 1 0 0 1 1 Q3Q2Q1Q0 进进位位输输出出 Q0 Q1 Q2 Q3 C LD RD D0 D1 D2 D3 EP ET CP 1 Q 0 Q 1 Q 2 Q 3 C LD R D D 0 D 1 D 2 D 3 EP ET CP CP 1 1 & 第49页/共75页5.4 5.4 计数器分解法M=54=6M=54=69 9，用两片7416074160分别构成六进制和九进制，然后级联即可。 Q 0 Q 1 Q 2 Q 3 C LD R D D 0 D 1 D 2 D 3 EP ET C

28、P CP 1 1 进位输出进位输出 Q0 Q1 Q2 Q3 C LD RD D0 D1 D2 D3 EP ET CP 1 1 1 1 1 六进制九进制第50页/共75页CPCP为秒脉冲(周期为1秒)24进制计数器60进制计数器60进制计数器ag7744874487448744874487448QDQA秒显示0059秒分显示0059分小时显示0023小时显示译码器数码管计数器应用举例电子表电路5.4 5.4 计数器第51页/共75页同步时序电路设计过程 5.5 5.5 时序逻辑电路的设计设计要求原始状态图(状态表)最简状态图(状态表)状态编码输出方程驱动方程逻辑电路图状态简化状态分配触发器选型自

29、启动检查逻辑抽象第52页/共75页解:(1):(1)建立原始状态图和状态表 5.5 5.5 时序逻辑电路的设计 分析题意， 确定输入、 输出变量。 设置状态。 首先确定有多少种信息需要记忆， 然后对每一种需要记忆的信息设置一个状态并用字母表示。 确定状态之间的转换关系， 画出原始状态图， 列出原始状态表。设计一个串行数据检测电路，当连续输入3个或3个以上“1”时，电路输出为“1”，其它情况下输出为“0”。例如： 输入X 101100111011110输出Z 000000001000110分析题意，规定如下： S S0 0： 初始状态， 表示电路还没有收到一个有效的1 1。 S S1 1： 表示

30、电路收到了一个1 1的状态。 S S2 2： 表示电路收到了连续两个1 1的状态。 S S3 3： 表示电路收到了连续三个1 1的状态。一、用小规模器件设计时序电路第53页/共75页S0S1S2S3设电路开始处于初始状态为S S0 0。1/0X/Z1/01/11/10/00/00/00/05.5 5.5 时序逻辑电路的设计建立原始状态图 0/01/0 1/01/01/0 0/0(b) 简化状态图 S2 0/0 1/1 S0 S11/0 0/0 1/1 0/0 0/0 1/0 1/1(a) 原始状态图 S3 S2 0/0 S0 S1(2)(2)状态化简 凡是在输入相同时，输出相同、要转换到的次态

31、也相同的状态，称为等价状态。等价状态可以合并。最简状态表第54页/共75页 0/01/0 1/01/01/0 0/0(c) 二进制状态图 10 0/0 1/1 00 01S0=00S1=01S2=10(3)(3)状态分配5.5 5.5 时序逻辑电路的设计nnM221 状态分配是指将状态表中每个状态赋以适当的二进制代码，得到代码形式的状态表（二进制状态表）。n n位二进制数共有2 2n n种不同代码，若需要分配的状态数为M M，则即n为选择的触发器的个数。本例中，M=3，所以取n=2，需2个触发器。状态表第55页/共75页选用2 2个CPCP下降沿触发的JKJK触发器，分别用FFFF0 0、FF

32、FF1 1表示。采用同步方案。输出方程nXQ1Z 状态方程 10nQ的卡诺图的卡诺图 X 00 01 11 10 0 0 0 0 1 1 0 0 nnQQ01 nnnQQXQ0110 nnnXQXQQ1011 11nQ的卡诺图的卡诺图 X 00 01 11 10 0 0 0 0 1 0 1 1 nnQQ01 Z 的的卡卡诺诺图图 X 00 01 11 10 0 0 0 0 1 0 0 1 nnQQ01 (4)(4)触发器选型，求时钟、输出、状态、驱动方程5.5 5.5 时序逻辑电路的设计第56页/共75页 nnnnnnnnnnnnnnnXQQXQXQQQXQXQXQQQQQXQQXQ1101n

33、110101100101100)(nnnQKQJQ 1比较，得驱动方程： XKXQJKQXJnn101010 1 001110 0/0 1/1 将无效状态11代入输出方程和状态方程计算：电路能够自启动。5.5 5.5 时序逻辑电路的设计(5)(5)检查自启动能力，画逻辑电路图第57页/共75页 Z FF0 FF1 1 X Q1 Q1 1J C1 1K 1J C1 1K & Q0 Q0 CP & 1 & 5.5 5.5 时序逻辑电路的设计逻辑电路图：0001100/01/00/01/01/10/0110/11/1电路的完整状态转换图：X/ZQ1Q0第58页/共75页用JK

34、触发器设计一个3位扭环形计数器。其状态转移关系如图所示。5.5 5.5 时序逻辑电路的设计000100110111011001Q3Q2Q1解：列状态表0 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 1 1n01n11n2 n0n1n2 QQQQQQ1 0 01 1 01 1 10 1 10 0 10 0 0 第59页/共75页5.5 5.5 时序逻辑电路的设计求状态、驱动方程状态方程 12 nQ的卡诺图的卡诺图 nQ2 00 01 11 10 0 1 0 0 1 1 0 1 nnQQ01 nnQQ012 11 nQ的卡诺图的卡诺图 nQ2 00 01 11

35、10 0 0 0 0 1 1 1 1 nnQQ01 n211QQn 10 nQ的卡诺图的卡诺图 nQ2 00 01 11 10 0 0 0 1 1 0 1 1 nnQQ01 nnQQ110 第60页/共75页5.5 5.5 时序逻辑电路的设计nn1QKQJQn 比较，得驱动方程：nnnnnnQKQJQKQJQKQJ101021210202 nnnnnnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQQQQQQQ010100111012121122112020220012 )()()(第61页/共75页5.5 5.5 时序逻辑电路的设计检查自启动能力，画逻辑电

36、路图1 0 10 1 00 0 0 0 0 1 0 1 00 1 11 0 0 1 0 11 1 01 1 1 1n01n11n2 n0n1n2 QQQQQQ1 0 01 1 01 1 10 1 10 0 10 0 0 000100110111011001Q3Q2Q10101010 10 nQ的卡诺图的卡诺图 nQ2 00 01 11 10 0 0 0 1 0 1 0 0 1 1 nnQQ01 nnnnnnnnnnQQQQQQQQQQ01012120110 nnnQKQQJ10120 第62页/共75页5.5 5.5 时序逻辑电路的设计逻辑电路图 Q2 Q2 FF2 FF1 FF0 CP Q0

37、 Q0 Q1 Q1 1J C1 1K 1J C1 1K 1J C1 1K & 第63页/共75页5.5 5.5 时序逻辑电路的设计二、采用中规模器件设计时序电路1.1.用移位寄存器构成移位型计数器 反馈逻辑电路 n位移位寄存器 Q0 Q1 Qn-1 CP F 1DC11DC11DC1CP1DC1Q1DIQ2Q3Q0右移移位寄存器)(nnn110 nQQQFDI，反馈逻辑函数第64页/共75页Q0Q1Q2Q35.5 5.5 时序逻辑电路的设计N N位环行计数器N N位环行计数器可以实现模N N计数器。n11n11n0 iinnQQQQ, DR CP S1 S0 Q0 Q1 Q2 Q3 D

38、IR D0 D1 D2 D3 DIL CP 74LS194 “0” “1” “1” 11000101100101101010010111110000 D0 1D FF0 C1 1D FF0 C1 1D FF0 C1 1D FF0 C1 CP Q0 Q1 Q2 Q3 状态方程：特征：每个有效状态中只有一个“1”1”或“0”0”。4 4位环行计数器不能自启动10000010000101001110101111010111第65页/共75页Q0Q1Q2Q35.5 5.5 时序逻辑电路的设计11110110001101110000100101011011101011001101111010000010

39、00010100n2n1n01n0QQQQ 能够自启动 DR CP S1 S0Q0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DIL “0” “1” CP 74LS194 1 “1” 第66页/共75页N N位扭环形计数器N N位扭环形计数器可以实现模2N2N计数器。n11n11n0 iinnQQQQ,状态方程：5.5 5.5 时序逻辑电路的设计4 4位扭环形计数器 D0 1D FF0 C1 1D FF0 C1 1D FF0 C1 1D FF0 C1 CP Q0 Q1 Q2 Q3 DR CP S1 S0 Q0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DIL CP 74LS19

40、4 1 “0” “1” “1” 00001000000100111100111001111111Q0Q1Q2Q301001010100100101101011001011011不能自启动第67页/共75页5.5 5.5 时序逻辑电路的设计Q0Q1Q2Q30000100000010011110011100111111110100100110101011001001010110110能够自启动n3n2n11n0QQQQ DR CP S1 S0 Q0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DIL CP 74LS194 1 & & “0” “1” “1” 第68页/共75页5.5 5.5 时序逻辑电路的设计2.2.顺序脉冲发生器的设计 在数字电路中，能按一定时间、一定