第13章触发器及时序逻辑电路习题

1、第13章 触发器和时序逻辑电路 第十三章 触发器和时序逻辑电路13.1重点内容提要时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。1 双稳态触发器双稳态触发器的特点：1）.有两个互补的输出端 Q 和。 2）有两个稳定状态。“1”状态和“0” 状态。通常将 Q = 1和 = 0 称为“1”状态，而把Q = 0和 = 1称为“0” 状态。3）当输入信号不发生变化时，触发器状态稳定不变。4）在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。按其逻辑功能，触发器可分为：RS触发器，JK触发器、D

2、触发器、T触发器和T触发器。各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1：表13.1.1钟控制触发器的逻辑符号和逻辑功名称逻辑符号次态方程RS触发器0（约束方程）JK触发器D触发器T触发器T 触发器把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。2同步时序逻辑电路的分析同步时序逻辑电路的分析步骤如下：1由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。2将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。3根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时

3、序图。4根据电路的状态转换图说明该时序逻辑电路的逻辑功能。3典型的时序逻辑电路在数字系统中，最典型的时序逻辑电路是寄存器和计数器。1）寄存器寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。2）计数器计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。

4、计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。计数器种类很多，通常有如下不同的分类方法。（1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。（2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。（3）按工作方式可分为同步计数器和异步计数器。集成电路74161型四位同步二进制计数器图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中是异步(a) 外引线排列图 (b) 逻辑符号图13.1.1 74161型四位同步二进制计数器清零端，是预置数控制端，是预置数据输入端，EP和ET是计数控制端，Q3Q2Q1Q0是计数输出端，R

5、CO是进位输出端。74161型四位同步二进制计数器具有以下功能： 异步清零。0时，计数器输出被直接清零，与其他输入端的状态无关。 同步并行预置数。在1条件下，当0且有时钟脉冲CP的上升沿作用时，、输入端的数据、将分别被、所接收。 保持。在1条件下，当0，不管有无CP脉冲作用，计数器都将保持原有状态不变。需要说明的是，当0，1时，进位输出RCO也保持不变；而当0时，不管EP状态如何，进位输出RCO=0。 计数。当1，且有时钟脉冲CP的上升沿作用时，74161处于计数状态。集成电路74LS290异步十进制计数器。其外引线排列图如图13.1.2所示。它由一个一位二进制计数器和一个异步五进制计数器组成

6、。如果计数脉冲由端输入，输出由端引出，即得二进制计数器；如果计数脉冲由端输入，输出由引出，即是五进制计数器；如果将与相连，计数脉冲由输入，输出由引出，即得8421码十进制计数器。因此，又称此电路为二-五-十进制计数器。当复位输入1，且置位输入0时，74LS290的输出被直接清零；只要置位输入1，则74LS290的输出将被直接置9，即1001；只有同时满足0和0时，才能在计数脉冲(下降沿)作用下实现二-五-十进制加法计数。图13.1.2 74LS290异步十进制计数器4通用集成定时器555通用集成定时器555是一种将模拟电路和数字逻辑电路巧妙地组合在一起的中规模集成电路。通用集成定时器的内部逻辑

7、电路图如图13.3.3所示，它由三个电阻值为5 k的电阻组成的分压器、两个比较器和 、基本RS触发器、输出级和放电管等五部分组成。图13.3.3 555集成定时器的内部逻辑电路图555定时器功能如表13.1.2所示。表13.1.2 555定时器功能表输 入输 出复位输出晶体管T0××0导通10导通11截止1保持保持555定时器外加少量的阻容元件就可以组成性能稳定而精确的多谐振荡器、单稳电路、施密特触发器等，应用十分广泛。132典型题解例1：画出与非门构成的基本 RS 触发器的波形，的波形如图13.2.1所示。图13.2.1基本 RS 触发器波形，的波形解: 画出与非门构成的

8、基本 RS 触发器的波形，如图13.2.2所示。图13.2.2 例1的波形图例2 如图13.2.3所示，运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出。 图13.2.3例2的图解: 运用基本SR锁存器消除机械开关触点抖动引起的脉冲输出的电路如图13.2.4所示。图13.2.4 例2的电路图和波形图例3：画出如图13.2.5所示的输入信号下，钟控 RS 触发器的输出波形（设Q的初始态为“0”态）13.2.5 例3的输入波形图解: CP高电平时触发器状态由R、S确定。钟控 RS 触发器的输出波形如图13.2.6所示。13.2.6 例3的钟控 RS 触发器的输出波形图例4设下降沿触发的JK触发

9、器时钟脉冲和J、K信号的波形,如图13.2.7所示试画出输出端Q的波形。设触发器的初始状态为0。13.2.7 例4的输入波形图解: 输出端Q的波形如图13.2.8所示。13.2.8 例4的触发器的输出波形图例5分析图13.2.9所示的同步时序逻辑电路的功能。图13.2.9例5的逻辑电路图解：该电路的存储电路由J-K触发器构成，组合电路由门电路构成，属于Mealy型时序逻辑电路。分析过程如下：1写出时序电路的各逻辑方程式（1）这是一个同步时序电路，故时钟方程可以不写（2）时序电路的驱动方程 （3）时序电路的输出方程。2将驱动方程代入J-K触发器特性方程，得到状态方程 3列出该时序电路的状态表，画

10、出状态转换图和时序图状态表的列法是：先填入现态Q2n Q1n以及输入X的的所有取值组合，然后将每一种取值组合值分别代入输出方程及状态方程，求出相应的输出值Z和次态值Q2n+1、Q1n+1。由此可得到状态表如表13.2.1所示。根据状态表可以画出状态图如图13.2.10所示，电路的工作波形如图13.2.11示。 表13.2.1 例5的状态表现态Q2n Q1n次态Q2n+1Q1n+1/输出Z X=0X=10001/011/10110/000/01011/001/0X/Z1/00/00/00/01/01/00/11/11100/110/0 00 01 11 10 图13.2.10 例5的状态图CPX

11、Q2Q1Z 图13.2.11 例5电路的工作波形4电路的逻辑功能分析由状态图可知，例5中的逻辑电路是一个二进制可逆计数器。输入X为低电平（X=0）时，计数器将由初态00开始加计数。每来一个计数脉冲，计数器加1，依次为00011011。当计数器累加4个脉冲后，其状态由11变为00，并产生一个进位脉冲（Z=1）。当输入为高电平（X=1）时，计数器将由初态11开始减计数。每来一个脉冲，计数器减1，依次为11100100。当计数器累减4个脉冲后，其状态由00变为11，产生一个借位脉冲（Z=1）。这样，我们把输入X称为加减控制信号，CP称为计数脉冲，于是Z就是进位（X=0时）或者借位（X=1）信号。因此

12、，图13.2.9是一个在X控制下的对CP脉冲既能加计数又能减计数的模4可逆计数器。图13.2.11中，画出了减计数情况下电路的工作波形。例6 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。(1) 反馈清零法用74LVC161构成九进制加计数器如图13.2.12所示。图13.2.12 例6电路图各状态图 (2) 反馈置数法一用74LVC161构成九进制加计数器如图13.2.13所示。图13.2.13 例6电路图反馈置数法二用74LVC161构成九进制加计数器如图13.2.14所

13、示。图13.2.14 例6电路图例7 图13.2.15所示为用555定时器组成的液位监控电路，当液面低于正常值时，监控器发声报警。图13.2.15 液位监控电路 说明监控报警的原理。 计算扬声器发声的频率。解： 图13.2.15所示电路是由555定时器组成的多谐振荡器，其振荡频率由R1、R2和C的值决定。电容两端引出两个探测电极插入液体内。液位正常时，探测电极被液体短路，振荡器不振荡，扬声器不发声。当液面下降到探测电极以下时，探测电极开路，电源通过R1、R2给C充电，当升至时，振荡器开始振荡，振荡器发声报警。 扬声器的发声频率，即为多谐振荡器的频率。HZ13.4 习 题 1313.4.1填空题

14、1JK触发器和D触发器的特性方程分别为， 。2时序逻辑电路按其状态改变是否受同一定时信号控制，可将其分为_同步时序逻辑电路_和_异步时序逻辑电路_两种类型。3触发器的特性方程是； 触发器的特性方程是。4时序逻辑电路是由_组合逻辑电路_和具有记忆作用的_触发器 构成。5全面描述一个时序电路的功能，必须使用3个方程式，它们是 触发器的驱动方程 、触发器的特性方程 和 时序电路的输出方程 。6某时序电路如图13.4.1所示，若在输出端得到100KHZ的矩形波，则该电路时钟脉冲CP的频率是 25KHZ 。图13.4.17某时序电路设计过程中的最简状态图中的状态数为10个，设计该电路至少需要用 4 个触

15、发器。8若一单稳态触发器电路的输出脉宽，恢复时间，则输出信号的最高频率为 200KHZ 。9同步时序逻辑电路和时钟脉冲CP的波形分别如图13.4.2所示。 说明是 4 进制计数器。 图13.4.2 图13.4.310电路如图13.4.3所示， 。11. 按逻辑功能不同，触发器分为RS触发器、 JK触发器 、 D触发器 、 T触发器 、 T触发器 五种类型。12. 电路如图13.4.4所示，图13.4.4（a）是 7 进制计数器；图13.4.4（b）是 13 进制计数器。图13.4.413.三个触发器组成的最大进制计数器为 8 进制。14. 加法器是组合逻辑电路；计数器是 时序逻辑电路 。15.

16、 主从JK触发器和维持阻塞JK触发器比较，维持阻塞JK触发器 抗干扰能力和可靠性更好。16. 图13.4.5所示的电路是 5 进制计数器。图13.4.513.4.2 选择题1下列通用集成电路中，（ B ）属于时序逻辑电路。 A译码器 B计数器 C编码器 D加法器2下列触发器中，抗干扰能力和可靠性最高的是（ D ）。A主从RS触发器 B主从JK触发器C基本RS触发器。 D维持阻塞型D触发器。3下列触发器中，有约束条件的是（ A ）。A主从RS触发器 B主从JK触发器C维持阻塞型JK触发器。 D维持阻塞型D触发器。4构成一个十进制计数器，需要触发器的个数至少为（4）。A3个 B4个 C5个 D6个

17、5若一单稳态触发器电路的输出脉宽，恢复时间，则输出信号的最高频率为（ A ）A.f=250KHZ B. f1MHZ C. f200KHZD.f=200KHZ 6若如图13.4.6所示单稳态触发器电路输出波形的脉冲宽度，恢复时间，则输出信号的最高频率为 A 。图13.4.6A、 ； B、 ； C、 ； D、 7某时序电路的状态图如图13.4.7所示，该电路为 5进制计数器 。图13.4.7 A、 四进制加计数器； B、 四进制计数器； C、 五进制加计数器； D、 五进制计数器。8设计一个99进制计数器的电路至少需要用 C 个触发器。 A、 1 ； B、 4； C、 7 D、 10 。9某时序电

18、路如图13.4.8所示，若在输入端CP加入10的脉冲波形，则该电路输出端的频率为 A 。 图13.4.8A、； B、； C、 D、 10. 下列触发器中，有约束条件的是（ A ） 。A、 RS触发器 ； B、 JK触发器； C、D触发器D、T触发器11. 下列中规模通用集成电路中，（ B ）属于组合逻辑电路。A、 4位计数器74161； B、 4位加法器74283； C、 4位寄存器74194D、4位计数器7429012. 某时序电路设计过程中的最简状态图中的状态数为8个，设计该电路至少需要用（ B ）个触发器。 A、 4 ； B、 3； C、 2；D、6。 13.4.3 计算题1逻辑电路如图

19、13.4.9（a）所示，输入A、B、K和时钟脉冲CP的波形如习题图13.4.6（b），试画出J和Q的波形（设Q的初始状态为0）。（a） （b）图13.4.9解：J和Q的波形如图13.4.9(C) 所示。2同步时序逻辑电路和时钟脉冲CP的波形分别如图13.4.10所示。（1）画出在CP脉冲作用下的波形，设触发器初态均为“0”；（2）说明是几进制计数器。 图13.4.10解：(1)Q0和Q1的波形如图13.4.10(a) 所示。13.4.10(a) Q0和Q1的波形 (2) 是4进制计数器。3用二-五-十进制计数器74LS290构成如图13.4.11所示计数电路，试分析它们各为几进制计数器？图13

20、.4.11解：图13.4.11(a)所示计数电路，为6进制计数器。图13.4.11(b)所示计数电路，为8进制计数器。4 已知由与非门组成的基本RS触发器和输入端、的波形如图13.4.12所示，试对应地画出Q和的波形，并说明状态“不定”的含义。图13.4.12解：Q和的波形如图13.4.12(a)所示, 状态“不定”的含义是: 、=0、0，Q 、=1、1，当、=1、1，Q的状态不确定。图13.4.12(a) Q和的波形5已知钟控RS触发器CP、R和S的波形如图13.4.13所示，试画出输出Q的波形。设初始状态为0。 图13.4.13 图13.4.14解：钟控RS触发器输出Q的波形如图13.4.

21、13（a）所示，13.4.13（a）Q的波形6 在主从结构的JK触发器中，已知CP、J、K的波形如图13.4.14所示，试画出Q端的波形。设初始状态Q=0。解：主从结构的JK触发器输出Q的波形如图13.4.14（a）所示，图13.4.14（a）Q的波形7 维持阻塞型D触发器的输入D和时钟脉冲CP的波形如图13.4.15所示，试画出Q端的波形。设初始状态Q = 0。 图13.4.15解：维持阻塞型D触发器输出Q的波形如图13.4.15（a）所示，图13.4.15（a）Q的波形8 在T触发器中，已知T和CP的波形如图13.4.16所示，试画出Q端的波形。设初始状态Q= 0。 图13.4.16解：T

22、触发器输出Q的波形如图13.4.16（a）所示，图13.4.16（a）Q的波形9 写出图13.4.17所示电路的逻辑关系式，说明其逻辑功能。图13.4.17解：根据D触发器的特性方程，得令A=J，K=B，电路的功能与JK触发器的功能相同，即该电路的功能就是将D触发器转换成了JK触发器。10 如图13.4.18所示的电路和波形，试画出D端和Q端的波形。设初始状态Q= 0。 图13.4.18解：，D和Q的波形如图13.4.18（a）所示。图13.4.18（a）D和Q的波形11 电路如图13.4.19所示。画出Q0端和Q1端在六个时钟脉冲CP作用下的波形。设初态Q1=Q0= 0。 (a) (b)图1

23、3。19第11题图 图13-20第12题图解： CP、Q0、Q1的波形如图13.4.19（a）所示。图13.4.19（a）CP、Q0和Q1的波形12. 用图13.4.20(a)所给器件构成电路，并在示波器上观察到如图13.4.20（b）所示波形。试问电路是如何连接的？请画出逻辑电路图。解： Q为CP的二分频，故逻辑电路图如图13.4.20（c）所示。图13-20（c）13 已知如图13.4.21(a)所示电路的各输入端信号如图13.4.21(b)所示。试画出触发器输出端Q0和Q1的波形。设触发器的初态均为0。 (a) (b)图13.4.21解：电路为异步时序电路，触发器输出端Q0和Q1的波形如

24、图13.4.21(c)所示。图13.4.21（c）14 已知电路和时钟脉冲CP及输入端A的波形如图13.4.22所示，试画出输出端、的波形。假定各触发器初态为1。 (a) (b)图13.4.22解：电路为异步时序电路，触发器输出端Q0和Q1的波形如图13.4.22(c)所示。图13.4.22（c）15 已知图13.4.23(a)所示电路中输入A及CP的波形如图13.4.23(b)所示。试画出输出端、的波形，设触发器初态均为0。 (a) (b)图13.4.23解：电路为同步时序电路，三个D触发器初态均为0，上升沿触发，输出波形如图13.4.23(c)所示。从输出波形图中可看出，该电路的功能为移位

25、寄存器。图13.4.23（c）16 电路如图13.4.24所示，已知时钟脉冲CP的频率为2 kHz，试求Q0、Q1的波形和频率。设触发器的初始状态为0。 图13。4。24第16题图 图13。4。25第17题图解：电路为异步时序电路，两个D触发器初态均为0，上升沿触发，输出波形如图13.4.24(a)所示。图13。4。24（a）第16题图 从输出波形图中可看出，时钟脉冲CP的频率为2 kHz，Q0的频率为1kHz，Q1的频率为500 kHz。17 分析如图13.4.25所示电路的逻辑功能。解：电路为同步时序电路，设两个JK触发器初态均为0，下降沿触发，输出波形如图13.4.25(a)所示。图13

26、。4。25（a）第17题图从输出波形图中可看出，电路的逻辑功能为为两位同步二进制减法计数器。18 某计数器波形如图13.4.26所示，试确定该计数器有几个独立状态，并画出状态循环图。 图13.4.26解：该计数器有6个独立状态，状态循环图如图13.4.26（a）所示。图13.4.26（a）19 电路如图13.4.27所示。假设初始状态= 000。试分析FF2、FF1构成几进制计数器？整个电路为几进制计数器？画出CP作用下的输出波形。1K 图13.4.27解：电路为异步时序电路，有三个JK触发器，下降沿触发，各JK触发器驱动方程为：各JK触发器的状态方程为：CP作用下的输出波形如图13.4.27（a）所示。图13.4.27（a）从输出波形图中可看出，触发器FF2，FF1构成同步三进制加法计数器；整个电路为六进制加法计数器。20 分析图13.4.28计数器的逻辑功能，确定该计数器是几进制的？图13.4.28解：电路为同步时序电路，有三个JK触发器，下降沿触发，各JK触发器驱动方程为：各JK触发器的状态方程为：根据JK触发器的状态方程，可列出电路的状态转换图，如图13.4.28（a）所示。图13.4.28（a）从电路的状态转换图可看出，该电路为五进制加法计数器。21 同步时序逻辑电路如图13.4.29所示，触发器为维持阻塞型D触发器