半导存储器和可编程逻辑器件

1、精品资料推荐31即:图8.1例8.1的逻辑电路图A1 B1 BoSqAoBqA1 Ao+ B1 BoC1 S1 So将SqSQ1写成“与” “或”式有:S1 AB1CoG A)B1 (A B1 )CoCoAq Bq一、典型例题及其讲解例8.1可编程逻辑阵列（PLA）实现的组合逻辑电路如图8.1所示。（1）分析电路的功能，写出F1F3的表达式；（2）若已知AiAo, B1B0为两个两位的二进制数，试证明电路实现的是二位二进 制全加运算。（3）说明电路矩阵的容量，若改用PROM实现此电路，则矩阵的容量又应为多？解：PLA和PROM的结构大体相同，不同的PLA无论是“与阵列”还是“或阵列”均为编程结

2、 构，而PROM的“与阵列”为固 定的，不可编程的结构，只有“或 阵列”是可编程的。因此，在实 现同一函数时，PLA通常要比 PROM所用的矩阵容量少。1、根据图8.1中PLA “与”，“或” 阵列输入，输出的关系，可直接 得到输出函数F1 F3的表达式，F 3A1B1A1 A0 B0 A0 B1 B0F1Aq BqAq BqF2A1 A0 b BqA1 Ao B1 BqA Ao B1A1Ao B1A B1 Bo2、若A1Ao，B1B0为两位二进制的加数，则满足运算规则 其中SqAq Bq AqBq3A1A0B1 Bq A1 Aq B1 Bo A1 Aq B1A1 Ao B1A1B1 B o

3、A1 B1B o(8.1)C1A1 B1 A1 Aq B q Aq B1 BqF1Sq F2 S1 F3 C1故电路实现的是两位二进制全加器3、由图8.1电路可知，矩阵的容量为8X 11+3X 11=121 （存储单元）若用PROM实现，则“与阵列”应为全译码阵列，这时矩阵容量应为:8X 16+3X 16=176 (存储单元)例8.2用ROM设计组合逻辑电路，已知函数 F1F4为:F1(ABCD)A BB DaCdBCDF2 (ABCD )A DBCDABCdF3(ABCD)ABCAcdaCdABCF4 (ABCD )ACAC BD试用PROM实现上述函数，并画出相应的电路 解：用PROM实现

4、逻辑函数，一般的步骤为：(1) 确定输入变量数和输出端个数；(2) 将函数化为最小项元和mi的形式;(3) 确定各存储单元的内容;(4) 画出相应的电路。由本题给定的条件，函数F1 F4写成最小项之和的形式为:F1=E m(0.1.2.3.7.8.9.10.13.15)F2=E m(0.2.4.6.9.14)F3=E m(3.4.5.7.9.13.14.15)F4=E m(0.1.2.3.4.6.7.8.9.10.11.12.13.14)矩阵的容量为：8X 16+4X 16=192 (存储单元)根据PROM的“与阵列”固定，“或阵列”可编程的特点，可知与阵列为全 译码阵列，或阵列由上述F1F4

5、的函数式决定。用PROM实现的函数F1F4的电 路见图8.2所示。例8.3试用PLA电路设 计一个8421BCD码同步+ 进制计数器，画出PLA阵 列图。图8.2例8.2电路图解：8421 BCD码+进制加 法计数器的状态，转移关 系如表8.2所示表8.2 8421BCD码加法计数器状态转换表CPQaG+1oror*or1yQ00000001010001001002001000110300110100040100010105010101190G011001110701111000DEJ000100109I0Q100001若选用主从型JK触发器组成电路，则各触发器的状态方程如下:n n n n

6、n nQo Q Q2 Q3Qo QiQ01n n nQo Q2 Q3（8.2）各触发器的激励函数及电路的输出 函数分别为：Jo Ko 1Ji Q(nQa,Ki Q；J2J3 Q(nQinQ；,K3 QonQin QQ；图8.3 例8.3的PLA阵列逻辑图（8.3）输出方程：y qoq3（8.4）依照题意分析画出所设计电路的 PLA阵列逻辑图如图8.3所示，例8.44位移位寄存器电路如图8.4所示。试用PLA和D触发器实现这一电路的逻辑功能，要求画出PLA的阵列图。解：由图8.4所示电路可得出：DiDMD2cMMQ：D3bMMQ；D4AMMQ31(8.5)当M = 0时，并行输入数据ABCD当M

7、 = 1时，左移位操作.现在以并行输入数据信号 A、B、C、D，寄存器功能选择信号 M和D触发 器的状态信号Qin，Q2n，Q3n, Q4n作为PLA的输入构成“与阵列”以各触发器 的激励函数构成或阵列并作为 PLA的输出，再与触发器连接，则可得到与原电 路具有相同功能的PLA阵列图，如图8.5所示。例8.5 试将4片三态输出的32字X 4位ROM扩展或64字X 8位ROM 解：电路如图8.6所示。具体实现步骤如下：图8.5 例8.4的PLA阵列逻辑图图8.6例8.5电路图（1）位扩展。因为给定的ROM每片只有4位，故需要2片ROM并联以满足8 位的需要，如图8.6阴影部分所示，图中1#片和2

8、#片的地址线分别并接在一起， 以便用同一地址单元分别存储数据的低 4位DoD3（ 1#片）和高4位D4D7（2# 片）。（2） 字扩展。两片并联后位数已经满足题目要求，但字数只有32字。为满足 64字的需要，务必再加上一组与1#片和2#片功能相同的并联组合，如图中所示 的3#片和4#片，它 的地址线也分别并联在一起。片选端 CS由最高位地址信号A5控制（如图8.6所示），当A5=0时，1#片和2#片的CS二0,则1#片2#片组合工作，但3#片、4#片组合CS =1，3#片4#片不工作。同理，当 A5=1时，1#片2# 片组合不工作，3#片4#片组合工作。1#片与3#片的输出D0D3并联，2#片

9、与4# 片的输出D4D7并联。练习题8.1试用PROM实现下列函数，并画出编程图F1 AB BC ACF2 A B CF3 C （A B）8.2将容量为1K X 4的RAM Intel2114按下述要求进行扩展，并画出电路连接图:(1) 1KX 8 位 RAM ;(2) 2K X 4 位 RAM ;(3) 4K X 8 位 RAM8.3试设计一个PLA，等效替换图8.12所示的组合逻辑电路，要求写出 Fi、F2、 F3、F4的函数表达式，并画出PLA编程图。8.4试用PLA和JK触发器设计一个5421BCD码计数器及七段译码器显示电路。 5421BCD码及七段显示译码真值表如表 8.6所示。表8.6 5421BCD码