CameraLink接口-时序控制

1、CameraLink接口1. CameraLink 接 口简介1.1 CameraLink 标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发 展而来的,而Channel Link标准是一种多路并行 LVDS传输接口标准.低压差分信号(LVDS )是一种低摆幅的差分信号技术,电压摆幅在350mV左右,具有扰动小,跳变速率快的特点,在无失传输介质里的理论最大传输速率在1.923Gbps . 90年代美国国家半导体公司(National Semiconductor )为了找到平板显示技术的解决方案,开发了基于LVD

2、S物理层平台的Channel Link技术.此技术一诞生就被进行了扩展,用来 作为新的通用视频数据传输技术使用.如图1.1所示,Channel Link由一个并转串信号发送驱动器和一个串转并信号接收器组成,其最高数据传输速率可达2.38G.数据发送器含有28位的单端并行信号和 1个单端时钟信号,将28位CMOS/TTL信号串行化处理后分成4路LVDS数据流,其4路串行数据流和1路发送LVDS时钟流在5路LVDS差分对中传输.接收器接收从4路LVDS数据流和1路LVDS时钟流中把传来的数据和时钟信号恢复成28位的CMOS/TTL并行数据和与其相对应的同步时钟信号.图 1.1 camera lin

3、k 接 口电路1.2 CameraLink端口和端口分酉己1.2.1 端口分配在根本配置模式中,端口 A、B和C被分配到唯一的 Camera Link 驱动器/接收 器对上；在中级配置模式中,端口 D、E和F被分配到第二个驱动器 /接收器对上；在 完整配置模式中,端口 A、B和C被分配到第一个驱动器 /接收器对上,端口 D、E和 F被分配到第二个驱动器 /接收器对上,端口 G和H被分配到第三个驱动器 /接收器对 上.表1.1给出了三种配置的端口分配,Camera Link 芯片及连接器的使用数量情况.表1.1 3种配置模式的端口分配配置模式端口芯片数量连接器数量根本A,B,C11中级A,B,C

4、,D,E,F22完整a,b,c,d,e,f,g, h32图1.2各种配置下的端口连接关系1.2.2 端口的位分配从表1.2中我们可以看出在 3种Camera Link配置模式中,图像数据位是怎样分配到 端口的.这种位分配方式已经被应用于市场上最流行的相机上了.表1.2 Camera Link 接口的端口分配驱动器输入信号对应芯片引脚StrobeTxCLK Out/TxCLK InLVALTX/RX24FVALTX/RX25DVALTX/RX26SpareTX/RX23PortA0 , PortD0 , PortG0TX/RX0PortA1 , PortD1 , PortG1TX/RX1Port

5、A2 , PortD2 , PortG2TX/RX32PortA3 , PortD3 , PortG3TX/RX3PortA4 , PortD4 , PortG4TX/RX4PortA5 , PortD5 , PortG5TX/RX6PortA6 , PortD6 , PortG6TX/RX27PortA7 , PortD7 , PortG7TX/RX5PortB0 , PortE0 , PortH0TX/RX7PortB1 , PortE1 , PortH1TX/RX8PortB2 , PortE2 , PortH2TX/RX9PortB3 , PortE3 , PortH3TX/RX12P

6、ortB4 , PortE4 , PortH4TX/RX13PortB5 , PortE5 , PortH5TX/RX14PortB6 , PortE6 , PortH6TX/RX10PortB7 , PortE7 , PortH7TX/RX11PortC0 , PortF0TX/RX15PortC1 , PortF1TX/RX18PortC2 , PortF2TX/RX19PortC3 , PortF3TX/RX20PortC4 , PortF4TX/RX21PortC5 , PortF5TX/RX22PortC6 , PortF6TX/RX16PortC7 , PortF7TX/RX17如

7、果只用端口 D和G ,那么它们与器件的连接方法与端口A相同.同样,如果使用端口 E和H ,它们与器件连接方法同端口B的相同,端口 F的与端口 C的相同.如果相机在每个周期内仅输出1个像素,那么就使用分配给像素 A的端口；如果相机在每个周期内输入 2个像素,那么使用分配像素 A和像素B的端口；如果在每个周期内 输出3个像素,那么使用分配给像素 A、B和C的端口；依次类推至相机每周期输出 8 个像素,那么分配给 AH的8个端口都将被使用.2. CameraLink 接口模块设计2.1 功能描述该模块主要卞据被测 FPGA发来的图像地址信号将 DDR2中的指定图像数据读取出来, 并且分五路发送给 C

8、ameraLink接口,由CameraLink图像采集卡接收并传给上位机显示.2.2 接口才苗述CameraLink图像采集端口模块的接口信号如图2.1所示：图2.1 CameraLink图像采集端口示意图表2.1各端口的接口定义端口名端口信号类型描述来源/去 向Cpsl_Reset_iN输入STD_LOGIC异步复位时钟,低电平有效时钟 同步 模块Cpsl_CamLin kClk_i输入STD_LOGIC主时钟85MHzCpsl_DdrClk_ i输入STD_LOGICDDR2访问时钟被测FPG ACpsv_DeBlkE n_i输入STD_LOGIC_VECTOR (6 DOWNTO 0)地

9、址使能信号,选择从A,D1,D2,D3,D4,D5,G 中哪一块输出Cpsl_CMOSF syn_i输入STD_LOGIC帧同步信号Cpsl_CMOSL syn_i输入STD_LOGIC行同步信号Cpsv_AXaddr _i输入STD_LOGIC_VECTOR (3 DOWNTO 0)A块中的地址选择信号Cpsv_D1Xadd r_i输入STD_LOGIC_VECTOR (10 DOWNTO 0)D1块中的地址选择信号Cpsv_D2Xadd r_i输入STD_LOGIC_VECTOR (10 DOWNTO 0)D2块中的地址选择信号Cpsv_D3Xadd r_i输入STD_LOGIC_VECT

10、OR (10 DOWNTO 0)D3块中的地址选择信号Cpsv_D4Xadd r_i输入STD_LOGIC_VECTOR (10 DOWNTO 0)D4块中的地址选择信号Cpsv_D5Xadd r_i输入STD_LOGIC_VECTOR (10 DOWNTO 0)D5块中的地址选择信号Cpsv_IXaddr_输入STD_LOGIC_VECTORI块中的地址选择信号端口名端口信号类型描述来源 /去 向i(3 DOWNTO 0)DS9 0CR287DS9 0CR 287Cpsv_CamDat aA_o输出STD_LOGIC_VECTOR (11 DOWNTO 0)第,路Cameralink图像米集

11、输出数据Cpsl_CamFval A_oP输出STD_LOGICA路帧有效信号,高电平成效Cpsl_CamDva lA_oP输出STD_LOGICA路数据有效信号,高电平 成效Cpsl_CamLval A_oP输出STD_LOGICA 路行有效信号,高电平成效Cpsl_CamPwrDwnA_o输出STD_LOGICM CameraLink PowerDownCpsl_CamClkA_o输出STD_LOGIC笫L路CameraLink时钟Cpsv_CamDat aB_o输出STD_LOGIC_VECTOR (11 DOWNTO 0)第一路Cameralink图像米集输出数据Cpsl_CamFva

12、l B_oP输出STD_LOGIC第二路帧有效信号,高电平成效Cpsl_CamDva lB_oP输出STD_LOGIC第二路数据有效信号,高电平 成效Cpsl_CamLval B_oP输出STD_LOGIC第二路行有效信号,高电平成效Cpsl_CamPwr DwnB_o输出STD_LOGIC第二路 CameraLink PowerDownCpsl_CamClk B_o输出STD_LOGIC第二路CameraLink时钟Cpsv_CamDat aC_o输出STD_LOGIC_VECTOR (11 DOWNTO 0)第一路Cameralink图像米集输出数据Cpsl_CamFvalC oP输出ST

13、D_LOGIC第三路帧有效信号,高电平成效Cpsl_CamDva lC_oP输出STD_LOGIC第三路数据有效信号,高电平 成效Cpsl_CamLval C_oP输出STD_LOGIC第三路行有效信号,高电平成效Cpsl_CamPwrDwnC o输出STD_LOGIC第三路 CameraLink PowerDownCpsl_CamClk C_o输出STD_LOGIC第三路CameraLink时钟Cpsv_CamDat aD o输出STD_LOGIC_VECTOR (11 DOWNTO 0)第四路Cameralink图像米集输出数据端口名端口信号类型描述来源 /去 向Cpsl_CamFval

14、D_oP输出STD_LOGIC第四路帧有效信号,高电平成效Cpsl_CamDva lD_oP输出STD_LOGIC第四路数据有效信号,高电平 成效Cpsl_CamLval D_oP输出STD_LOGIC第四路行有效信号,高电平成效Cpsl_CamPwrDwnD_o输出STD_LOGIC第四路 CameraLink PowerDownCpsl_CamClk D_o输出STD_LOGIC第四路CameraLink时钟Cpsv_CamDat aE_o输出STD_LOGIC_VECTOR(11DOWNTO 0)第五路Cameralink图像米集输 出数据Cpsl_CamFval E_oP输出STD_L

15、OGIC第五路帧有效信号,高电平成效Cpsl_CamDva lE_oP输出STD_LOGIC第五路数据有效信号,高电平 成效Cpsl_CamLval E_oP输出STD_LOGIC第五路行有效信号,高电平成效Cpsl_CamPwrDwnE_o输出STD_LOGIC第五路 CameraLink PowerDownCpsl_CamClk E_o输出STD_LOGIC第五路CameraLink时钟app_af_wren输出STD_LOGICMIG缓存地址和命令的fifo写 使能信号高电平有效DDR2控 制器app_af_addr输出STD_LOGIC_VECTOR (30 DOWNTO 0)MIG地

16、址总线app_af_cmd输出STD_LOGIC_VECTOR (2 DOWNTO 0)MIG读写命令限制彳也clk0_tb输入STD_LOGICMIG用户界囿同步时钟app_af_afull输入STD_LOGIC缓存地址和命令的fifo快满信号rd_data_valid输入STD_LOGIC读出数据有效信号,与有效数 据同步rd_data_fifo_o ut输入STD_LOGIC_VECTOR (63 DOWNTO 0)MIG用户界囿读数据总线CameraLink接口信号时序如图 2.2所示：图2.2 CameraLink图像采集电路的时序图2.3 功能实现Cameralink图像采集接口电

17、路主要包含两个子模块,如图 4.59所示,数据读取分发模 块负责从 DDR2中读取处理好的CMOS图像,并按指定的数据编排要求分发给5路CAMERALINKa据缓冲输出模块,数据缓冲输出模块完成5路CAMERALINK数据的缓冲,并按指定时序要求发送给 DS90CR287图2.3 CameraLink图像采集软件流程框图2.3.1 数据读取分发模块数据读取分发模块负责在帧行同步信号的限制下,根据地址使能和地址信号从DDR2中读取处理好的 CMOS图像数据,并按指定的数据编排要求发送给 cameralink数据缓冲输出模块.该模块也分为两个子模块：地址映射模块和读取 DDR模块.地址映射模块的主

18、要功能 是根据被测FPGA给的行地址转化成对应 DDR的行起始地址,转化完成后把 DDR地址发给 DDR读取模块,DDR读取模块负责把该行的 10240个像素12bit全部读取到五路缓冲模 块中.2.3.2 数据缓冲输出模块缓冲模块总共有五路,把一行图像数据平均分到五路缓冲后输出.每路 CameraLink缓冲模块包括2个双口 RAM,采用乒乓读写的工作模式,一个双口 RAM读DDR数据的同时另一个双口 RAM发送数据.双口 RAM配置为两端口 独立时钟模式,以隔离 DDR时钟和CamerLink数据域的时钟.另外,两端口可 以配置为不同的数据位宽,以方便实现 DDR2数据位宽64位到16位数据位宽 的变换.由于CamerLin