D触发器的设计

1、目录第一章绪论1简介1集成电路1版图设计1软件介绍2标准单元版图设计2标准单元版图设计的概念2标准单元版图设计的历史2标准单元的版图设计的优点3标准单元的版图设计的特点3第二章D触发器的介绍4简介4维持阻塞式边沿D触发器4电路工作过程4状态转换图和时序图5同步D触发器5电路结构5逻辑功能6真单相时钟（TSPC）动态D触发器6第三章 工艺基于TSPC原理的D触发器设计8电路图的设计8创建库与视图8基于TSPC原理的D触发器电路原理图8创建D触发器版图9设计步骤9器件规格11设计规则的验证及结果11第四章 课程设计总结13参考文献14第一章绪论简介集成电路集成电路（Integrated Circu

2、it,简称IC）是20世纪60年代初期发展起来的一 种新型半导体器件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺, 把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接 导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。其封装 外壳有圆壳式、扁平式或双列直插式等多种形式。是一种微型电子器件或部件， 采用一定的工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元 件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装 在一个管壳内，成为具有所需电路功能的微型结构：其中所有元件在结构上已组 成一个整体，使电子元件向着微小型化、低功耗

3、和高可靠性方面迈进了一大步。 集成电路发明者为杰克基尔比（基于硅的集成电路）和罗伯特诺伊思（基于 错的集成电路）。当今半导体工业大多数应用的是基于硅的集成电路。版图设计版图（Layout）是集成电路设计者将设计并模拟优化后的电路转化成的一系列 几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。 集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则 是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计 规则。设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过 程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设

4、计 软件都有设计版图的功能,Cadence的Virtuoso的版图设计软件帮助设计者在图 形方式下绘制版图。对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：（1）划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。（2）版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。（3）布线 完成模块间的互连，并进一步优化布线结果。（4）压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。软件介绍目前大部分IC公司采用的是UNIX系统，使用版本是SunSolariso版图设 计软件通常为Cadence ,它是一个大型的EDA软件，它儿乎可以完成电子设 计的方方面面，包括

5、ASIC设计、FPGA设计和PCB设计。软件操作界面人性化， 使用方便，安全可靠，但价格较昂贵。标准单元版图设计标准单元版图设计的概念标准单元,也叫宏单元。它先将电路设计中可能会遇到的所有基本逻辑单元 的版图，按照最佳设计的一定的外形尺寸要求，精心绘制好并存入单元库中。实 际设计ASIC电路时，只需从单元库中调出所要的元件版图，再按照一定的拼接 规则拼接，留出规则而宽度可调的布线通道，即可顺利地完成整个版图的设计工 作了。基本逻辑单元的逻辑功能不同，其版图面积也不可能是一样大小的。但这些 单元版图的设计必须满足一个约束条件，这就是在某一个方向上它们的尺寸必 须是完全一致的，比如说它们可以宽窄不

6、一，但它们的高度却必须是完全相等的, 这就是所谓的“等高不等宽”原则。这一原则是标准单元设计法得以实施的根本 保证。标准单元版图设计的历史随着集成电路产业迅猛的发展，工艺水平不断提高，集成电路特征尺寸循着摩 尔定律不断缩小。设计芯片时需要考虑的因素越来越多，芯片设计的复杂程度也 越来越高。因而尽可能复用一些已经通过工艺验证的IP核可以提高设计的效率, 降低芯片设计的成本。标准单元库是IP核中很基础也是很重要的一个组成部分。传统的标准单元 库设计方案有一套很复杂的设计流程，不但耗时耗力,而且投入巨大，同时也会在 一定程度上制约新工艺的推广。一种解决办法就是将工艺升级的相关参数通过一 定的算法转换

7、成比例因子，用该比例因子对旧工艺条件下设计成熟的标准单元库 进行缩放，使工艺升级的效果体现到原来的IP核中，令其可以复用到新的工艺上, 这样不但可以大幅度的提高设计效率还可以促进新工艺的推广。标准单元的版图设计的优点基于标准单元的设计风格是最流行的全定制设计风格中的一种，这种设计要 求开发一套全定制掩膜。在这种设计中，我们把所有常用的逻辑单元都开发出来, 明确其特性，并存储在一个标准单元库中。一个典型的存储库可能包含诸如反相 器，与非门，或门，与或非门，或与非门，D闩锁和D触发器等儿百种单元。每 种们都可以通过多种方式来实现，以便于为不同扇出提供足够的驱动能力。例如, 反相器可以有标准尺寸，双

8、倍尺寸和四倍尺寸，可供芯片开发者选择合适的尺寸 来实现较高的电路速度和版图密度。标准单元的版图设计的特点需要全套掩膜版，属于定制设计方法；（1）门阵列方法：合适的母片，固定的单元数、压焊块数和通道间距；（2）标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自 由度增大；（3）较高的芯片利用率和连线布通率；（4）依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工 艺更新时。第二章D触发器的介绍简介锁存器是一种基本的记忆器件，它能够储存一位元的数据。由于它是一种时 序性的电路，所存器是一种基本的记忆器件，它能够储存一位元的数据。由于它 是一种时序性的电路，所以触发器不同于锁存器

9、，它是一种时钟控制的记忆器件， 触发器具有一个控制输入讯号（CLOCK）o CLOCK讯号使触发器只在特定时刻才按 输入讯号改变输出状态。若触发器只在时钟CLOCK由L到H （H到L）的转换时刻 才接收输入，则称这种触发器是上升沿（下降沿）触发的。D触发器可用来储存一位的数据。通过将若干个触发器连接在一起可储存多 位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII 码或其他资料。D触发器是最常用的触发器之一。对于上升沿触发D触发器来说，其输出Q 只在CLOCK III L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q则 维持不变维持阻塞式边沿D触发器维持阻塞式边

10、沿D触发器的逻辑图和逻辑符号如图2-3所示。该触发器由六 个与非门组成，其中Gl、G2构成基本RS触发器，G3、G4组成时钟控制电路， G5、G6组成数据输入电路。和分别是直接置。和直接置1端，有效电平为低电 平。分析工作原理时，设和均为高电平，不影响电路的工作。电路工作过程电路工作过程如图2-1所示。(b)逻辑符号图2-1维持阻塞型D触发器状态转换图和时序图维持阻塞D触发器的状态转换图如图2-2所示，图为状态转换图，图(b)为时序图。(b)图2-2维持阻塞D触发器的状态转换图和时序图同步D触发器电路结构为了避免同步RS触发器出现R=S=1的情况，可在R和S之间接入非门G5 ,如图2-3所示。

11、逻辑功能表2-3-2同步D触发器的特性表CPDQg说明0X保持原状态不变100输出状态和D相同11逻辑功能：当CP=时，当 CP=O 时.Q-H= Q-根据特性表可得到在CP = 1时的同步D触发器的驱动表。真单相时钟（TSPC）动态D触发器下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。电路由11 个晶体管构成，分为四级。当时钟信号为低电平时，第一级作为一个开启的锁存 器接收输入信号，而第二级的输出节点被预充电。在此期间，第三级和第四级保 持原来的输出状态。当时钟信号由低电平变换到高电平时，第一级不再开启而且 第二级开始定值。同时.，第三级变为开启而且将采样值传送到输出。注意，最末

12、 级（反相器）只用于获得不反相的输出电平。图2-3基于TSPC原理构成的动态D触发器此电路的掩模板图如图所示。nMOS晶体管的器件尺寸的宽长比为（W/L） =350nm）, pMOS晶体管的器件尺寸的宽长比为（W/L） =350nm）o版图对应的工 艺的寄生参数可通过电路的提取决定。而提取的电路文件用SPICE仿真来确定它 的性能。仿真的TSPCDFF电路的输入，输出波形如图2-5所示。可见，电路可以 工作在500MHz的时钟频率上。因为他们的设计相对简单，晶体管数目少喝运行 速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时 一种较好的选择。第三章工艺基于TSPC原理

13、的D触发器设计电路图的设计创建库与视图labl中创建的库与视图如果仍存在，则没有必要再行创建，直接调用即可。 在CIW中选择File-open,在弹出窗口中选择如下：Library Name： ZFCell Name： DView Name： Schematic点击OK,打开Schematic Editing的空白窗口。以下步骤为创建库与视图的 过程。 在命令解释窗口 CIW中,依次选择File-*-New-*Library,打开New Library 窗口。 在NewLibrary窗口中，Name栏输入库文件名ZF （可以自定义），右侧 工艺文件（Technology File）栏中,选择最

14、下方的Don t need a techfile,点击窗 口左上角的OK。 在 CIW 中，选择 file-new-cellview,打开 Create New File 窗口。 在Create New File窗口中，Library Name选取为ZF （与刚才定义一致），Cell Name 设置为 D, View Name 选取为 Schematic, Tool 栏选取为Composer-Schematic,点击 OK,弹出 Schematic Editing 的空白窗口。基于TSPC原理的D触发器电路原理图电路如图3-1所示3-1基于TSPC原理的D触发器电路原理图创建D触发器版图设计步

15、骤 在CIW中，选择Filef Open,参数设置如下：Library Name ZFCell Name DView Name layout点击OK,打开design的空白窗口，以下编辑将实现D版图结构如图所示。在LSW窗口中，选择poly drawing作为当前编辑层。 选择CreatefPath或按盲键p,来绘制多品硅栅体。 在design窗口中，点击LMB,从坐标原点x = 0、y = 0至1J x = 0、y=连 线poly,之后双击LMB或按Return (Enter)键,完成栅体绘制。在LSW窗口中，选择ndiff drawing层为当前编辑层，选择Create- Rectangl

16、e或按盲键口，用以绘制扩散区。 在design窗口中，选择不在同一直线的任意两点，点击LMB形成矩形 扩散区，矩形形状可在后续操作中调整。调整 ndiff 与 poly path选择Window-*Create Ruler或按盲键k,在设计窗口中加入Ruler,以便精确控制版图尺寸。 按Return键或点击LMB完成Ruler的添加，可选择WindowClear AII37 Rulers或按盲键K,删除添加的Ruler。 选择Edit-*Stretch或按盲键s,在设计窗口中，使用LMB选择需要调 整的目标或目标的一部分，选择后以高亮显示，拖动鼠标至合适位置后释放， 完成目标大小的调整。注意：

17、调整path时，确保只有path的中线高亮显示，否则，有可能将path 的宽度也进行了调整。绘制 Source 与 Drain 在LSW窗口中，选择matall作为当前编辑层，选择Createf Rectangle 或按盲键口，绘制一个矩形，用以源区金属连接。 在LSW窗口中,选择contact dg作为当前编辑层,选择Create-*Rectangle 或按盲键口，绘制两个正方形，作为源区接触孔。按照设计规则,调整contacts与metaII的位置。 同时选择contacts与metall （选择一个目标后按Shift键,继续选择其 它目标，操作与Windows系统相同），选择EditCo

18、py或按盲键,因为mos 器件的对称性，可通过拷贝完成漏区的绘制。 点击高亮显示的被选目标实现拷贝，在空白处点击LMB实现粘贴。按照设计规则,利用Ruler和Stretch调整版图尺寸。选择Options-*Display或按盲键e,点亮Axes,选择Edit-Move或按 盲键m。 选择所有D版图的组件，点击选中并放置到合适位置。 完成绘制后，选择Design-Save并关闭窗口。版图如下器件规格此电路的掩膜版图（用COMS技术设计规则）如图所示，nMOS晶体管的器 件尺寸宽长比为（W/L） n=,pMOS晶体管的宽长比为（W/L） p=（。版图对应工 艺的寄生参数可以通过电路提取决定。tone图 时钟优专旅率为560MHz时乐TSPC DFF电路的仿丸波形设计规则的验证及结果设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，可以进行 设计规则验证（DRC）o在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接 到该运行目录。打开要验证单元的版图界面，点击FILE下的DRACULA DRC,弹 出在菜单栏