基于ARM7的最小系统设计报告

1、s于arm7的s3c44b0最小系统 设计报告小组成员：林涛、李丽华 指导教师：徐阳2011年10月23日基于arm7的s3c44b0最小系统设计摘要近年来随着电子技术、计算机技术的迅速发展，嵌入式系统逐步广泛的应用 于工业控制、汽车电子、通信和家用消费类电子等领域，越来越与人们的生产生 活紧密和连。随着嵌入式系统的应用范围越来越大、功能越来越复杂，在很多嵌 入式系统中己经广泛釆用了实时多任务操作系统(rtos)。嵌入式操作系统的移植 工作成为实现高性能嵌入式应用系统的基础。本设计报告是“基于arm7的s3c44b0最小系统设计”前期工作的一部分， 完成丫最小系统的各功能模块的选择、系统的总原

2、理图与pcb板的绘制与内核移 植的前期工作。报告首先介绍了棊于arm7的嵌入式实时操作系统的选择和特点。 然后介绍了基于三星公司s3c44b0微控制器的最小系统硬件平台的设计工作。在 介绍了最小系统的组成、各主耍芯片特点的基础上详细介绍了各模块的功能、作 用。然后详细介绍了 linux操作系统在最小系统上的移植过程。关键字：arm7； s3c44b0；最小系统;linuxothe minimum system design based on arm7 s3c44b0abstractin recent years along with the electronic technology，the

3、rapid development of computer technology, embedded system has widely used in industrial control， automotive electronics，communications and home consumer electronics and other fields，and the increasing of peoples production and life are closely linked. with the development of embedded system applicat

4、ion scope is more and more big, function more and more complex, in many embedded systems have been widely used in the real time multi task operating system ( rtos ). embedded operating system transplant to achieve high performance of embedded application system based on.the design is based on arm7 s

5、3c44b0 minimum system design of1 early part of work, completed the minimum each function module of the system selection, system of the general principles of map and pcb plate drawing with kernel transplant preparatory work. the report introduced the first arm7 based embedded real time operating syst

6、em selection and characteristics. the samsung s3c44b0 mcu minimum system design of hardware platform. after the introduction of the minimum system composition，the main chip characteristics based on the detailed introduction of the module function, role. and then described in detail linux operating s

7、ystem in the transplant process of minimum system.keyword: arm7; s3c44b0; linux system.目录2abstract3第1章绪论51.1系统选择51.2系统简介5第2章系统设计概述72. 1arm处理器概述72. 1. 1存储数据类型和存储格式72. 1.2存储器层次简介82. 1.3 arm7tdm1处理器核的硬件接口92.2 s3c44b0 概述132. 2. 1 s3c44b0 概述132.2.2 s3c44b0x 特性14第3章最小系统硬件设计193. 1电源电路193.2复位电路203.3时钟电路213.

8、 4存储电路223.4. 1 sdram 存储电路23flash 存储电路2400 jtag调试电路2511 uart 电路26第4章 内核编译274.1嵌入式操作系统简介27uclinux 闪核27第5章 结论29#考5；献30至夂i 射31第1章绪论1.1系统选择arm7tdm1是世界上广泛使用的32位嵌入式risc处理器，是目前用于低端 的arm处理器核。它的高性能，低功耗，廉价和精简的程序代码一直是市场上的 领先者。arm公司研发了针对arm图形化的编译器，连接器和调试器，这为整个 嵌入式系统的开发调试提供了较好的环境。samsung s3gwb0微处理器是三星公 司提供的高性价比和高

9、性能的微控制器解决方案，它使用arm7tdmt核，从 samsungs3c4510b停产后，samsungs3c44b0x更成为同类芯片的主流。现今许多嵌入式系统要实现复杂的功能都需要操作系统支持，有了操作系统 的支持，编写特定的应用程序就比较容易丫。本文选用棊于arm7dmi的s3c44b0x 处理器为控制中心，以uclinux最新源代码包为基础，修改代码以适合s3c44b0x 的系统，包括启动程序bootloader, linux内核源代码修改，根文件系统的定制。1.2系统简介一个嵌入式控制器自己是不能独立工作的，必须给它提供电源，加上吋钟信 号、复位信号，如果芯片没有片内程序存储器，则还

10、要加上存储器系统，然后嵌 入式控制器才可能工作。其屮存储器系统是可选的，这是因为很多面向嵌入式领 域的嵌入式微控制器内部设计了程序存储器和数据存储器。这些提供嵌入式控制 器运行所必须条件的电路与嵌入式控制器共同构成了嵌入式的最小系统。而大多 数基于arm7处理器核的微控制器都有调试接口，这部分在芯片实际工作时不是 必需的，但在开发时很重要，所以把这部分也归入最小系统中。如图1.1所示 为最小系统结构图。图1.1最小系统结构图第2章系统设计概述2. 1 arm处理器概述在现代soc设计中，为了实现高性能，微处理器核必须连接一个容量大、速 度高的存储器系统。如果存储器容量太小，就不能存储足够大的程

11、序来使处理器 全力处理，如果速度太慢，就不能像处理器执行指令那样快地提供指令。但一般 存储器容量大，速度相对会慢。因此，设计一个足够大又足够快的单一存储器， 使高性能处理器充分发挥其能力，是有一定闲难的，一般的解决方法是构建一个 复合的存储器系统，这就是普遍使用的多级存储器层次的概念。多级存储器包括一个容量小但速度快的从存储器，以及一个容量人但速度慢 的主存储器。容量小但速度快的元件是cache,能自动保存处理器经常用到的指 令和数据的复制。根据典型程序的实验统计，这个存储器系统的外部行为在绝大 部分时间像一个既大又快的存储器。2级存储器原理可扩展为多级存储器层次， 如cache、主存和硬盘构

12、成3级存储层次（嵌入式系统目前多是2级的）。这里 首先对arm支持的存储数据类型和处理器中数据存储格式进行介绍，建立起arm 处理器的存储体系的概念。2.1.1存储数据类型和存储格式1）数据类型arm处理器支持以下6种数据类型（较早的arm处理器不支持半字和有符号 字节）： 8位有符号和无符号字节。 16位有符号和无符号半字，它们以2字节的边界对齐。 32位有符号和无符号字，它们以4字节的边界对齐。arm指令全是32位的字，并且必须以字为单位边界对齐。thumb指令是16 位半字，而且必须以2字节为单位边界对齐。在内部，所有arm操作都面向32位的操作数，只有数据传送指令支持较短 的字节和半字

13、的数据类型。当从存储器调入一个字节或半字时，根据指令对数据 的操作类型，将其无符号0或有符号“符号位”扩展为32位，进而作为32位数 据在内部进行处理。arm协处理器可以支持其他数据类型，特别是定义了一些表示浮点数的数据 类型。在arm核内没冇明确地支持这些数据类型，然而在没冇浮点协处理器的情况下，这些类型可由软件用上述标准类型来解释。存储器组织在以字节为单位寻址的存储器中有小端和大端两种方式存储字，这两种方式 是根据最低有效字节与和邻较高有效字节和比，是存放在较低的地址还是较高的 地址来划分的。两种存储方式如图2.1所示。小端模式：较高的有效字节存放在较高的存储器地址，较低的有效字节 存放在

14、较低的存储器地址。大端模式：较高的冇效字节存放在较低的存储器地址，较低的冇效字节 存放在较高的存储器地址。arm处理器能方便地配置为其中任何一种存储器方式，但其默认设置为小端 模式。在本书中将采用小端模式。(a)小端存储器组织图(b)大端存储器组织图图2. 1小端和大端存储器组织2. 1.2存储器层次简介存储层次的管理由计算机硬件和操作系统来完成，典型的计算机存储层次由多级构成，每级都冇特定的容量及速度。寄存器组微处理器寄存器组可看作存储器层次的顶层。典型的risc微处理器大约有32个32位寄存器，总共128b,其访问时间为几ns。片上ram如果微处理器要达到最佳性能，采用片上存储器是必需的。

15、它和片上的寄存 器组具有同级的读/写速度。与片外存储器相比，它有较好的功耗效率，并减少 了电磁干扰。许多嵌入式系统中采用简单的片上ram而不是cache,因为它简单、 便宜、功耗低。但片上ram又不能太快（消耗太多功率）、太大（占用太多芯片 面积），因为片上ram和片上寄存器组具有较高的实现成本，所以一般片上集成ram的容量是必须考虑的。3）片上 cache片上cache存储器的容量为8k32 kb,访问时间大概为10ns。高性能pc 机系统可能有第2级片外cache,其容量为几百kb，访问时间为几十ns。arm cpu芯片采用多种cache组织结构。4）主存储器嵌入式系统通常没有硬盘，主存储

16、器可以是几mb到1gb的动态存储器，访 问时间大约为50ns。2.1.3 arm7tdmi处理器核的硬件接口arm7tdmi的硬件接u外围信号如图2. 2所示。按接u信号的功能划分，有 存储器接口、丽u接口、片上调试、jtag边界扫描扩展以及时钟接口等14类接 口信号。ckcdksandtimiigruptsbus ycordrok 、mclknwattp7lkrjro nfioeync nreset bueewhighz*nhighz*bigend-nsot* i皿 out rienoutlabe aleape me. tee.11tcktmstdittrsttdotakmpflirp：qn

17、tdoentckitck2scri»p：oy bcm dar/scanarm7tdmibusdk* ecapclkdbgro bp£kkpt dbgackrdekd： < ekteenl- e-cterm3 dbgen-rangeoitto*rangeout1*dbgr01*- commrxt commtk*nm4£l tbit 耶 1:0)*dout 岡 * dp 10> dinplo+ timreq* sd3 nrw ltsl£l bl3fl lockutralbabortvdd 诏s* txopc、instozalid*ticpicpa

18、cpt:boundary a an ccrlrolsiiak ftocessormode rrccess or statemonoryiiteificeco-processorriteifece图2. 2 arm7tdmi的硬件接口1）存储器接口存储器接口包括32位地址（a31:0）.双向数据总线d31:0、分开的数 据输出d0ut31:0和数据输入din31:0总线以及10个控制信号，这10个控制 信号及含义分别为： nmreq指示一个需要存储器访问的处理器周期。 seq指示存储器地址与前周期使用的地址连续（也可能相同）。 lock指示处理器应该保持总线的状态不变，以确保swap指令读相和写

19、 相的不可分割性。 nrw指示处理器执行的是读周期还是写周期。 masko是对存储器访问大小的编码，指出访问的是字节、半字或字。 bl3:0由外部控制的使能信号，作用于数据输入总线上4字节中每个字 节的锁存，这使得8位、16位和32位存储器易于实现与处理器接口。八rm7tdmt存储器访问有4种周期类型：空闲周期、非顺序周期、顺序周期 和协处理器寄存器传送周期。2）mmu接门arm7tdmi处理器核提供丫 mmu的接门控制信号，以进行存储器区域的访问 控制。 ntrans （传送控制）信号：指明处理器是工作在用户（ntraxs=o）模式 还是特权（ntrans=l）模式，使得存储器的一些区域被限

20、制为仅用于监 控访问。 abort （中止）：当一个存储器不允许访问时，在中止输入端发出信号， 中止时序连同数据在时钟周期结束时冇效3）总线控制通常arm7tdmi核得到新地址后就立即发出总线控制请求，以便mmu或存储 器控制器有最长的时间来处理它。但在简单的系统中，地址总线直接连接到rom 或sram,需要把原来的地址保持到周期的末端。处理器核有一个由ape控制的 锁存器，当外部逻辑需要时，它可给地址重新定时。信号nenout用来指示arm7tdmi核执行写周期。如果外部数据总线是双向的, 就用nenout来将d0ut31:0加到总线上。有时希望推迟写操作，以使其他部件 可驱动总线，可使用数

21、据总线的使能信号dbe来确保nenout在这个情况下保持 无效。处理器核必须停止（用nwatt或时钟展宽），直到总线可使用为止。dbe 按照外部逻辑的要求由外部定时。4）时钟控制处理器所有状态变化都由存储器时钟mclk控制。尽管这个时钟可由外部操 纵，以便使处理器等待低速的读/写，但它常常是一个自由的时钟，使用nwait 跳过时钟周期。内部时钟实际上正好是mclk和nwait的逻辑“与”，因此只有 当mclk为低时，nwait才能变化。eclk吋钟输出反映了处理器核使用的吋钟，因此它一般反映了 mclk在nwmt 门控后的行为，但在调试模式下，它也反映了调试时钟的行为。5）状态输出tbit信号

22、表明当前处理器执行的是arm指令还是thumb指令。6）配置b1gend信号用于在小端模式和大端模式之间选择，即选择字节按地址的存 放位罝顺序。7）中断nhq和ritrq是两个中断请求输入信号。nhq为快速中断请求，ntrq为一 般中断请求。8）初始化nreset信号用来复位、启动处理器，处理器从地址0x00000000开始执行程 序。9）debug 接口arm7tdmi实现了典型的arm调试结构。embeddedice模块包含断点和观察点 寄存器，使运行的代码能够停下来以便调试。当遇到断点或观察点时，处理器停 下来并进入调试状态。一旦进入调试状态，就可使用扫描链1强制指令进入指令 流水线，检

23、查处理器的寄存器。对所冇寄存器的数据进行存储，将它们的值送到 数据总线，在数据总线上再用扫描链1采样并移出。访问特权模式寄存器需要强 制加入指令来改变模式（注意，在调试状态，阻止从用户状态转换到特权模式的 障碍已不存在）。若需检査系统状态，可让arm以系统速度访问存储器，然后立即切换回调试 状态。调试接口可扩展集成的embeddedice宏单元所提供的功能，它使外部硬件 能够支持调试（通过dbgen）,并发出异步的调试请求（在dbgrq端口）或与指 令同步的请求（在breakpt端u ）。外部硬件通过dbgack得知处理器核何时处于 调试模式。内部调试请求信号在dbgrqt输出。外部事件可通过

24、extern0和extern 1来触发观察点，而embeddedice观察点 的匹配则由range0ut0和rangeout1端门的信号表示。如果通信发送缓冲器是空的，则在c0mmtx端口发出信号；如果接收缓冲器 是空的，则在c0mmkx端口发出信号。处理器在nexec端口指示当前在执行级的指令是否被执行。如果指令没有被 执行，则表示它的条件码测试失败了。10）电源arm7tdmt核应在正常5v或3v电源电压下工作，这主要依赖于制作工艺和 在核中使用的电路设计形式。11）jtag 接口jtag控制信号符合标准的规定，这些控制信号通过专用引脚连到片外测试 控制器。12）tap信息这些信号用来支持

25、对jtag系统增加更多的扫描链。tapsm3:0指示tap控 制器所处的状态，ir3:0给出tap指令寄存器的内容，screg3:0是tap控制 器当前所选择的扫描寄存器的地址，tck1和tck2形成-对非重叠吋钟来控制扩 展扫描链，ntdoen指示何时在tdo有串行数据输出。2.2 s3c44b0 概述2.2.1 s3g44b0 概述s3c44b0x微处理器是三星公司生产的基于arm7tdmt核的微处理器，采用 0. 25mm cmos工艺制造，并在arm7tdmt核基本功能的基础上集成了丰富的外围 功能模块，便于低成本设计嵌入式应用系统。片上集成的主要功能如下：在arm7tdmi基础上增加

26、8 kb的cache。外部扩充存储器控制器（fp/edo/sdram控制，片选逻辑）。 lcd控制器（最大支持256色的dstn），并带有1个lcd专用dma通道。 2个通用dma通道/2个带外部请求引脚的dma通道。 2个带有握手协议的uart和1个si0。 1个多主的t2c总线控制器。 1个tts总线控制器。 5个pwm定时器及1个内部定时器。看门狗定时器。 71个通用可编程1/0 口，8个外部中断源。功耗控制模式是正常、低、休眠和停止。 8 路 10 位 adc。具有日历功能的rtc （实时时钟）。 pll时钟发生器。s3c44b0x引脚如图2. 3所示。az6az7.akeftasfb

27、avoomvddadc xtarlextal1vddrtcvsso vframeopd7vm/gpd6 vrze/g-006 vclk/gpd4vd3/gpd3vd2/gpd2vd1/gpc1vdqopd0 kxd0/gpe2 txd0/gs1data31/nctso/gpci5data30/ncts0/gpc14data29/rxdl/gpci3dat>28zrxdl/gpcl2 data27/nctsl/gpcll data26/nktsl/gpc10 data25/i1xdxe01/g-0c9 d ata 24/nxdack 1 /gps vdd vssdata23/vd4/gpc

28、7data22/vd5/gpc6data21/vd6/gpc5data20/vd7/gpc4data 19/snrk/g pcscata1c (ixrjdata 17/sdo/g pcidata 16/srkck/gp( 0 data 15 catai4nnnnnnnnnnn sooxc'c'c'c'csc'cvpocococooocxocooocdata13 data 12 data 11 data 10 vddiovssiodata9dafa8data7data6data5data4data3data2data1dataoaddr23cjpa9vdd

29、vssaddr23gpa8addr22gpa7addr2kjpa6addr20gpa5addr19cjpa4addr18gp/3addri7gpa2/ddri6gpa1addr15addr14addr13addr12vssioaddriiaddr10addr9addr8addr7addr6addr5addr4巨=c=巨=1=cz=c=c=巨121122124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160s3c44b0x160-

30、qfp80797877767574737271706968676665646362616059585756555453525150494847464544434241,/n5=n/n4 an3 an2 nanl jano nvssadc jvssidtout4/vd7gpe7 tout3/vd6gpe6 tout2(tclkgpe5 3touti/tclkgpe4 3toutqgpe3 3extclk pllcap eatau)3xtai.0二ivssvl)d 1icscugpii)=iicscagph=js(yrxdnrisvvslrcx(；ph5 】s()rd y/tx d1 /sdd/(

31、；ff5 jsorxd/rxdi /sd1/gff7 1s(x:lk.('ts 丨 isci.k/gffs :m3:m2 :ml cmo nresct clkoutgpeo vssio vddiok ntrstexnt7/slrckfgi<37so r- oo o' k_iex1nt6msdogpg6 uex1nt5n1sdogpg5 rnxlnt42sncgpg4 uex1nt3nisdogpg3 rnxlnt22sncgpg2 3vssuvdduex1ntizd5gpgi uexint0nd5gpg0unxdankollxuackgpfj =xdxckonxxackg

32、it4 tallwaitg 弋 f2 sclkgpbi 3sckegpb0 llgcs73scslmxasl 3ndcw6mcz5'q.omracz5'o 2nss5cpbi0 i1gcs4gpb9 <ss<ddungcs3gpb8 ij11cjcs2gpb7 ngcsigpb6 scso ujnwe yoelbe3nvcoe3dqm3g-ob5 m2nvbe2d<>m2gp2ibeinwbeidqsi jujnbeonwbsdomo <sslc <ddiojkjncas3nskasgpb3 tcasrqllsnasgpb?jrsasi xa

33、s0 vddxjggpao>cck1>ddr2 uaddr3图2. 3 s3c44b0x引脚图2. 2.2 s3c44b0x 特性l）体系结构集成了手持设备和通用嵌入式系统应用的解决方案。 16/32位risc体系结构和arm7tdm1处理器内核强大的指令体系。 thumb代码压缩机，最大代码密度同时保持了 32位指令的性能。基于jtag的片上集成ice调试支持解决方案。 32x8的硬件乘法器。实现低功耗samba tt （三星arm处理器嵌入式微控制器总线体系结构） 的新型总线结构。2）系统管理器支持大、小端模式（通过外部引脚来选择）。包含8个地址空间，每个地址空间为32 mb,

34、总共有256 mb。所有地址空间都可以通过编程设置为8位、16位或32位宽数据对齐访问。 8个地址空间中，6个地址空间可用于rom、sram等存储器，2个用于rom, sram、fp/edo/sdram 等存储器。 7个起始地址固定及大小可编程的地址空间。 1个起始地址及大小可变的地址空间。所冇存储器空间的访问周期都可通过编程配置。提供外部扩展总线的等待周期。在低功耗模式下支持dram/sdarm自动刷新。支持地址对称或非地址对称的dram。3）cache 和片内 sram 4路和连统一的8kb指令/数据cache。未作为cache使用的0/4/8kb cache存储空间可作为片内sram使用

35、。 cache伪lru （最近最少使用）的替换算法。通过在主内存和缓冲区内容之间保持一致的方式写内存。具有4级深度的写缓冲。当缓冲区出错时，请求数据填充。4）时钟和功耗管理 低功耗。片上pll使得mcu的工作时钟频率最高为66mhzo 时钟可通过软件选择性地反馈h每个功能块。功耗管理模式为：正常模式：正常运行模式。低速模式：不带pll的低频时钟。休眠模式：使cpu的时钟停止。停止模式：所有时钟都停止。 e1nt 7:0或rtc警告中断可使功耗管理从停止模式中唤醒。5）中断控制器 30个中断源（1个看门狗定时器中断、6个定时器中断、6个uart中断、 8个外部中断、4个dma中断、2个rtc中断

36、、1个adc中断、1个12 c中断和1个sto中断）。矢量trq中断模式缩短中断响应周期。外部屮断源的电平/边沿模式。可编程的电平/边沿极性。支持紧急中断请求的f1q （快速中断请求）。6）带pwm的定时器（脉宽可调制） 5个16位带pwm的定时器，1个16位基于dma或基于中断的内部定时器。 可编程的工作周期、频率和极性。死区产生器。支持外部时钟源。7）实时时钟rtc充分的时钟特性：毫秒、秒、分、时、天、星期、月、年。 32.768 khz 时钟。 cpu唤醒的警告中断。可产生时钟节拍中断。8）通用输入/输出端口 8个外部中断端1_1。 71个（多功能）复用输入/输出u。9）uart 2个基

37、于dma或基于屮断的uart。支持5位、6位、7位、8位串行数据传送/接收 在传送/接收时支持硬件握手。波特率可编程。支持 irda 1.0 （115.2 kb/s）。用于回环测试模式。每个通道有2个用于接收和发送的内部32字节ftw）。10）dma控制器 2路通用的无cpu干涉的dma控制器。 2路dma桥（外设dma）控制器。支持1/0到内存、内存到1/0、1/0到1/0的桥式dma传送，有6种dma 请求方式软件、4个内部功能块（uart、si0、实时器和iis）和外部引 脚。 dma之间优先级次序可编程。突发传送模式提高了 fpdram、edodram和sdram的传送率。支持内存到外

38、围设备的fly-by模式和外围设备到内存的传送模式。a/d转换 8通道多路adc。最高转换速率100 kb/s/10bolcd控制器支持彩色/单色/灰度lcd。支持单扫描和双扫描显示。支持虚拟显示功能。系统内存可作为显示内存。专用dma用于从系统内存屮提取图像数据。可编程屏幕大小。 16级灰度。彩色模式为256色。看门狗定时器 16位看门狗定时器。定时中断请求或系统超时复位。t2 c总线接u 1个基于中断操作的多主的t2 c总线。 8位双向串行数据传送器能够工作于100 kb/s的标准模式和400 kb/s 的快速模式。iis总线接口 1路基于dma操作的音频11s总线接口。每通道8/16位串

39、行数据传送。支持msb可调整的数据格式。sto(同步串行t/0) 1路基于dma或基于中断的sto。波特率可编程。支持8位si0的串行数据传送/接收操作。工作电压范围内核：2. 5 v。 i/o： 3. 0-3. 6 vo工作频率最高达66mhz19）封装 160lqfp/160fbga第3章最小系统硬件设计八rm最小系统一般包括：1）arm芯片。2）电源电路、复位电路，晶振电路。3）存储器（flash 和 sdram）4）uart接口电路。5）jtag调试接口。3.1电源电路电源系统为整个系统提供能量，是整个系统工作的基础，具有极其重要的地 位，但却往往被忽略。如果电源系统处理得好，整个系统

40、的故障往往减少了一大 半。考虑因素：输出的电压、电流、功率；输入的电压、电流；安全因素；电池兼容和电磁干扰；体积限制；功耗限制；成本限制。系统采用dc5v稳压电源进行供电，电源输入后经过芯片lm1117-25产生 2. 5v和芯片lm1117-33产生3. 3v电压，给mcu的arm内核和i/o供电。电源电 路原理图如图3. 1所示。图3.1电源电路原理图3. 2复位电路负责将处理器初始化为某个确定的状态。系统采用dc5v稳压电源进行供电，电源输入后经过两个稳压芯片产生3. 3v 和2.5v电压，给mcu的1/0和arm内核供电，系统采用较简单的rc复位电路， 在系统上电时，通过电阻r向电容c

41、充电，当（：两端的电压未达到高电平的门限 电压时，reset端输出为低电平，系统处于复位状态；当0两端的电压达到高电 平的门限电压时，reset端输出为高电平，系统进入正常工作状态。复位电路原 理图如图3. 2所示。vddovcc5.0oc1910433jin4143r1810knresetc4卞+i i-puin-=11s2sw dip-2图3. 2复位电路原理图3.3时钟电路作为cpu及外设定时与同步信号。s3c44b0x内部的时钟发生器可以产牛.cpu和外设所需要的时钟信号。 s3c44b0x的时钟电源管理模块集中管理时钟脉冲的发生与电源。本系统采用32. 768k的rtc吋钟和10m的

42、外部吋钟（另吋钟模式选择跳线）。时钟电路原理图如图3. 3所示。c34extali <»22pfli i "12.768kc35 (stal122p图3. 3时钟电路原理图3.4存储电路嵌入式系统使用的存储器有多种类型，主要包括wash、eprom、sdram以及 sram等，为满足不同类型的存储器对不同速度、不同类型、不同总路线宽度等 的存储器的管理和控制，存储控制组件是必不可少的。止是存储控制器为片外存 储器访问提供必要的控制信号，管理着片外存储部件。存储区域划分如图3.4 所示。0x1000_0000r图3. 4存储区域划分图s3c44b0x内部没有存储器，因此

43、必须采用总线方式扩展外部存储器，包括 sdram存储器和flash存储器，此处主耍介绍扩展的两个外部存储器。3.4.1 sdram存储电路采用 hy57v-641620 芯片，所以容量为 211*2*16=222*16=4m*16=8mb。与flash存储器相比较，sdram不具有掉电保持数据的特性，但其存取速度大大高于flash存储器，且具有读/写的属性，因此sdram在系统屮主要用作程 序的运行空间，数据及堆栈区。sdram存储电路原理阁如阁3. 4.1所示。warnadmi 23< admo g< admcs 9 / addm 30 <1 adpb7 31，wow 五f

44、 wm9 33/< admtiiaz wpkia gaddk1i aois39aoa1a2a3a4a5a6a7a8a9a1oallbaobai190123456789012345 dqdqdqdqdqdqdqdqdqdqdqldqldqldqldqldql3738as4112s2ldqmudqmsckesclknscsixsrasnscasnwe1817jzctfcnwevssovss1vss2vssqovssq1vssq2vssq3vddovdd1vdd2vddqovddq1vddq2vddq3142749vddbtsnwuao图3. 4. 1 sdram存储电路原理图3.4.2 fl

45、ash存储电路程序存储器采用hy29lv160,它是1m*16位的flash存储器芯片。flash只有掉电保持数据的特性，但其存取速度低于sdram存储器，且其有读/写的属性.flash存储电路原理图如图3. 4. 2所示。2s2322z adpip if18/ addr10 7，adptn <z idowa sz <addb3addkm 3addk1s 2f,1ddr17 «addku，adpm8 itz adpki9 lt27aodqoa1dq1a2dq2a3dq3a4dq4a5dq5a6dq6a7dq7a8dq8a9dq9a10dq10alldq11a12dq12a

46、13dq13a14dq14a15dq15/a-1a16a17ncea 2 oa19nwer.t?y/ny/(resetmrvtfvss1zld x 1vddo31 mtai<0 path /42 daw z 44 pata7 z 30 datub /31 mtaio» mtmi39 data12z41 pata13 /<3 patam z4s d1talsis<737todsraltuo图3. 4. 2 flash存储电路原理图3.5 jtag调试电路1) arm公司提供的标准20脚jtag仿真调试接口电路，芯片内部有jtag core。2) s3c44b0x通过外

47、部jtag/1ce端口支持arm标准的嵌入式在线仿真，共有四 个管脚： tms：测试模式选择 tdi：测试数据输入 tdo：测试数据输出 tck：测试时钟 jtag调试电路如图3. 5所示。vddioo疇r13 10kr1410kr1510kir16 10k21q43q65q87109q1211q1413jtagjp1ooooooo-4k-4-4-j3jk2hntrsttditmstcktdo图3. 5 jtag调试电路原理图3.6 uart 电路1）定义：uart （universal asynchronous receiver/transmitter ）通用异步 收发器，用于控制计算机与串行设备的接口；2）s3c44b0x的uart单元提供两个独立的异步串行i/o 口，每个通信口均可工 作于中断模式；3）最高传输速率115.2kbps;4）特性：可编程波特率，红外发送/接收、一个开始位、一个或两个停止位、 5/6/7/8位的数据宽度和奇偶校验；5）组成：波特率发生器、接收器、发送器和控制单元uart电路原理题如图3. 6所示。