电子设计自动化EDA技术实验指导书(2014)

1、电子设计自动化EDA技术实验指导书潘 清 明张 建 华 南京工程学院自动化学院二 一 四 年 三 月目 录前 言2实验一 EDA开发软件Quartus II应用4实验二 4位全加器设计6实验三 8线-3线优先编码器设计10实验四 10进制计数器设计13实验五 8位循环移位寄存器17附录A 实验电路工作模式结构图21附录B GW48-PK2系统万能接插口与芯片EP3C40Q240C8引脚对照表25前 言一、实验的基本要求电子设计自动化EDA技术实验课的目的在于培养学生掌握可编程逻辑器件基本的编程方法与开发应用技能。在整个实验过程中，必须集中精力，及时认真做好实验。二、实验前的准备实验前应复习教科

2、书有关章节，认真研读实验指导书(特别注意：附录A 实验电路结构图和附录B GW48-PK2系统万能接插口与芯片EP3C40Q240C8引脚对照表),了解实验目的、原理、方法与步骤，明确实验过程中应注意的问题，并按照实验项目准备记录或拷贝实验程序、图表等等。实验前应写好预习报告,经指导教师检查认为确实作好了实验前的准备，方可开始做实验。认真作好实验前的准备工作，对于培养同学独立工作能力，提高实验质量和保护实验设备都是很重要的。三、实验的进行电子设计自动化EDA技术实验一般一人一机,实验进行中的编辑、编译、器件选择、引脚分配、仿真等应有明确的文本和图表，要随时记录和保存，并保证其准确性。实验完毕，

3、须将实验的文本和图表等由指导教师审阅。经指导教师认可后，才允许退出实验过程，并整理好实验设备。四、实验报告实验报告是根据实验中观察和发现的问题，经过自己分析研究或分析讨论后写出的心得体会。实验报告要简明扼要、字迹清楚、图表整洁、结论明确。实验报告包括以下内容：1实验名称、专业班级、学号、姓名、实验日期、实验地点等。2. 实验目的和要求、实验主要仪器和设备、实验原理、实验方案设计、实验方法、实验步骤、实验结果分析、实验结论、思考题等。3按实验产生的图表可用坐标纸画出或打印。4实验报告应写在一定规格的报告纸上，保持整洁。5每次实验每人独立完成一份报告，按时送交指导教师批阅。实验一 EDA开发软件Q

4、uartus II应用一、 实验目的掌握Quartus II的安装与使用方法，EDA的开发流程及相关分析综合方法。二、实验原理根据EDA的设计流程：设计输入编译器件选择管脚分配设计仿真时序分析编程下载，在熟悉EDA开发软件Quartus II界面操作基础上，使用软件提供的编辑、编译、仿真等工具，分析所设计的系统。三、 实验内容1、 设计输入方法，包括图形输入、文本输入等；2、 设计编译；3、 器件选择及管脚分配；4、 设计仿真；5、 时序分析；6、 编程下载；7、 运行操作。四、 实验条件1、计算机及操作系统2、Quartus II软件3、GW48-PK2实验开发系统4、USB-BLASTER

5、下载器五、实验步骤1、按图1.1所示，分别采用图形输入方式和文本输入方式编辑一与或非门电路。 注意保存的文件名与实体名称一致。&AB&CD1Z图1.1 二二输入与或非门2、建立项目文件(一般保存的项目文件名与实体名称一致)。3、编辑后，再对结果进行编译器件选择管脚分配设计仿真时序分析编程下载运行操作。4、具体写出以上实验操作步骤。注：器件选择Cyclone 系列中的EP3C40Q240C8；选择GW48-PK2工作模式“5”；引脚分配如表1.1所示；表1.1 引脚分配表引脚名称ABCDZ引脚号4341393855对应器件键8键7键6键5D8程序下载选择工作模式后，按系统复位键。

6、六、结果与分析1、分别设计原理图和VHDL源程序；2、器件及管脚分配图；3、仿真波形；4、时序分析；5、编程下载及操作运行效果图。七、结论完成的主要工作及结论。包括功能评定、时序分析结论及操作运行结果。八、分析讨论1、Quartus II最基本的编辑方式有那些，你采用了哪几种方式？2、VHDL语言一般包括几个组成部分？3、你选择器件的原则是什么？实验二 4位全加器设计一、 实验目的复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、

7、仿真方法、编程下载及运行操作。二、实验原理4位全加器的引脚如图2.1所示。图2.1 4位全加器的引脚其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示加数和被加数。输出SUMABCIN，当SUM大于15时，COUT置1。三、实验内容根据所学相关知识，运用Quartus II软件的图形输入方法，实现4位全加器设计。首先给出设计原理并提出实现方案，经指导教师同意后，通过设计输入、编译综合、仿真验证、编程下载、运行操作等过程完成并验证设计。四、设计方案及实现方法设计过程中可以首先采用基本逻辑门设计1位全加器，而后通过多个1位全加器级联实现4位全加器，也可以根据输出与输入的逻辑关系写

8、出其布尔代数式，根据布尔代数式用基本逻辑门实现全加器，详细方案与方法略。五、实验条件1、计算机及操作系统2、Quartus II软件3、GW48-PK2实验开发系统4、USB-BLASTER下载器六、实验步骤1、先编辑一位全加器，源程序如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY QJQ IS PORT(A,B,CIN:IN STD_LOGIC; SUM,CO:OUT STD_LOGIC); END QJQ; ARCHITECTURE ART1 OF QJQ IS BE

9、GIN PROCESS(A,B,CIN) BEGIN IF(A='0'AND B='0'AND CIN='0') THEN SUM<='0' CO<='0' ELSIF(A='1'AND B='0'AND CIN='0') THEN SUM<='1' CO<='0' ELSIF(A='0' AND B='1' AND CIN='0') THEN SUM<=&#

10、39;1' CO<='0' ELSIF(A='1' AND B='1' AND CIN='0') THEN SUM<='0' CO<='1' ELSIF(A='0' AND B='0' AND CIN='1') THEN SUM<='1' CO<='0' ELSIF(A='1' AND B='0' AND CIN='1') THEN S

11、UM<='0' CO<='1' ELSIF(A='0' AND B='1' AND CIN='1') THEN SUM<='0' CO<='1' ELSE SUM<='1' CO<='1' END IF; END PROCESS; END ART1;2、对源程序进行编译；3、生成图形符号，如图2.2所示；4、在图形编辑状态下，由4个一位全加器组成4位全加器，如图2.3所示。5、对图2.3进行编译、器件选择、引脚分配、

12、波形仿真、时序仿真、编程下载、运行操作；6、具体写出以上实验操作步骤。注：器件选择Cyclone 系列中的EP3C40Q240C8；选择GW48-PK2工作模式“1”；引脚分配如表2.1所示。程序下载选择工作模式后，按系统复位键。图2.2 一位全加器图2.3 四位全加器表2.1 引脚分配表引脚名称A1A2A3A4B1B2B3B4引脚号1821223738394143对应器件键1和数码1键2和数码2引脚名称CINSUM1SUM2SUM3SUM4COUT引脚号161114117118126137对应器件键7数码8D8七、结果与分析1、分别设计一位全加器VHDL源程序和四位全加器原理图；2、选择四位

13、全加器器件及管脚分配图；3、仿真波形；4、时序分析；5、编程下载及操作运行效果图。八、结论完成的主要工作及结论，包括功能评定、时序分析结论及操作运行结果。实验三 8线-3线优先编码器设计一、 实验目的复习编码器的原理，掌握编码器的设计实现方法，设计实现数字系统设计中常用的8线-3线优先编码器，逐步学会熟练运用Quartus II软件，熟悉EDA的VHDL程序设计方法、学习掌握组合逻辑电路的VHDL描述方法，进一步掌握应用EDA常用工具进行组合逻辑电路的设计、分析、综合、仿真方法、编程下载及运行操作。二、实验原理1、引脚8线-3线优先编码器的引脚如图3.1所示。IN10IN11IN12IN13I

14、N14IN15IN16IN17SelY0Y1Y2YSYEX图3.1 8线-3线优先编码器的引脚其中IN1表示输入编码位，Sel为片选信号，Y表示输出编码值，YS与YEX表示器件状态，“11”表示器件未选中，“01”表示无键按下，“10”表示器件工作态。2、真值表8线-3线优先编码器的真值表如表3.1所示。表3.1 8线-3线优先编码器的真值表输入输出SelIN17IN16IN15IN14IN13IN12IN11IN10Y2Y1Y0YSYEX1xxxxxxxx111110111111111110100xxxxxxx00010010xxxxxx100100110xxxxx0101001110xxx

15、x11010011110xxx001100111110xx1011001111110x0111001111111011110三、实验内容根据所学相关知识，运用Quartus II软件的文本文件输入方法，编写VHDL程序，实现8线-3线优先编码器的设计。首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证、编程下载及操作运行等过程完成并验证设计。四、设计方案及实现方法8线-3线优先编码器的VHDL描述有多种方法，设计过程中可以根据真值表采用casewhen语句、withselect语句、ifthen结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根

16、据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8线-3线优先编码器，详细方案与方法略。五、实验条件1、计算机及操作系统2、Quartus II软件3、GW48-PK2实验开发系统4、USB-BLASTER下载器六、实验步骤1、建立8线-3线优先编码器工程；2、用VHDL语言编辑源程序（参见教材）；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ENCODER IS PORT(IN1: IN STD_LOGIC_VECTOR(7 DOWNTO 0); SEL: IN STD_LOGIC; Y: OUT STD_LOGIC_VECT

17、OR(2 DOWNTO 0); YS: OUT STD_LOGIC; YEX: OUT STD_LOGIC);END ENCODER;ARCHITECTURE ART3 OF ENCODER ISBEGIN PROCESS(IN1,SEL) BEGIN IF SEL = '1' THEN Y<="111"YS<='1'YEX<='1'ELSIF IN1="11111111" THEN Y<="111"YS<='0'YEX<='1

18、'ELSIF IN1(7)='0' THEN Y<="000"YS<='1'YEX<='0'ELSIF IN1(6)='0' THEN Y<="001"YS<='1'YEX<='0'ELSIF IN1(5)='0' THEN Y<="010"YS<='1'YEX<='0'ELSIF IN1(4)='0' THEN Y

19、<="011"YS<='1'YEX<='0'ELSIF IN1(3)='0' THEN Y<="100"YS<='1'YEX<='0'ELSIF IN1(2)='0' THEN Y<="101"YS<='1'YEX<='0'ELSIF IN1(1)='0' THEN Y<="110"YS<='1

20、9;YEX<='0'ELSIF IN1(0)='0' THEN Y<="111"YS<='1'YEX<='0'ELSE NULL;END IF ; END PROCESS;END ART3;3、对程序进行编译、器件选择、引脚分配、波形仿真、时序分析、编程下载、运行操作；4、具体写出以上实验操作步骤。注：器件选择Cyclone 系列中的EP3C40Q240C8；选择GW48-PK2工作模式“5”；引脚分配如表3.2所示；表3.2 引脚分配表引脚名称IN17IN16IN15IN14IN13I

21、N12IN11IN10引脚号4341393837222118对应器件键8键7键6键5键4键3键2键1引脚名称SELYSYEXY2Y1Y0引脚号1615552464544对应器件开关10（IO48）D8D7D3D2D1程序下载选择工作模式后，按系统复位键。七、结果与分析1、VHDL源程序；2、器件及管脚分配图；3、仿真波形；4、时序分析；5、编程下载及操作运行效果图。八、结论完成的主要工作及结论，包括功能评定、时序分析结论及操作运行结果。实验四 10进制计数器设计一、 实验目的复习计数器的原理，掌握计数器的设计实现方法，设计实现数字系统设计中常用的10进制计数器，逐步学会熟练运用Quartus

22、II软件，熟悉EDA的VHDL程序设计方法、学会使用信号升沿、降沿、VHDL的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真、编程下载及运行操作等的方法与技巧。二、实验原理1、管脚10进制计数器的管脚如图4.1所示。图4.1 10进制计数器的管脚其中D表示输入初始计数值，Q表示当前计数值；LD表示预置计数值，LD为“1”，初始计数值打入器件, LD为“0”，计数器计数；UD表示计数方向，UD为0，计数器加计数，UD为1，计数器减计数；CP为计数脉冲。2、真值表10进制计数器的真值表如表4.1所示。表4.1 10进制计数器真

23、值表工作状态CPLDUDDQ预置数升沿1xDDQ加计数升沿00XQ+1Q减计数升沿01XQ-1Q 计数开始，计数器从计数初值开始做加计数或减计数。加计数时，计数到9后，再来一个计数脉冲，计数器从0开始。重新启动加计数；减计数时，计数到0后，再来一个计数脉冲，计数器从9开始，重新启动减计数。三、实验内容根据所学相关知识，运用Quartus II软件的文本文件输入方法，编写VHDL程序，实现10进制计数器的设计。首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证、编程下载及操作运行等过程完成并验证设计。四、设计方案及实现方法10进制计数器的VHDL描述有多种方法

24、，设计过程中可以采用计数脉冲CP作为敏感量，CP的每个上升沿，根据工作状态，输出Q值被预置或加1或减1。如果为加1状态，加到9后回0；如果为减1状态，减到0后回9，语句可采用casewhen、withselect、ifthen以及加减运算等多种结构实现。也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现，详细方案与方法略。五、实验条件1、计算机及操作系统2、Quartus II软件3、GW48-PK2实验开发系统4、USB-BLASTER下载器六、实验步骤1、建立十进制计数器工程；2、根据十进制计数器要求，VHDL语言编辑的源程序如下：LIBRARY IEEE; USE IEEE

25、.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CP,LD,UD: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS BEGIN PROCESS(CP,D,LD) IS BEGIN IF(CP'EVENT AND CP='1')THEN IF LD=

26、9;1' THEN Q<=D; ELSIF UD='0' THEN IF(Q=9)THEN Q<="0000" ELSE Q<=Q+1; END IF; ELSE IF(Q=0)THEN Q<="1001" ELSE Q<=Q-1; END IF; END IF; END IF; END PROCESS;END ARCHITECTURE ART;3、对程序进行编译、器件选择、引脚分配、波形仿真、时序分析、编程下载、运行操作；4、具体写出以上实验操作步骤。注：器件选择Cyclone 系列中的EP3C40

27、Q240C8；选择GW48-PK2工作模式“5”；引脚分配如表4.2所示；表4.2 引脚分配表引脚名称LDUDD3D2D1D0引脚号434137222118对应器件键8键7键4键3键2键1引脚名称CPQ3Q2Q1Q0引脚号152160159146145对应器件CLOCK0（频率1Hz）数码8程序下载选择工作模式后，按系统复位键。七、结果与分析1、设计原理图或VHDL源程序；2、器件及管脚分配图；3、仿真波形；4、时序分析；5、编程下载及操作运行效果图。八、结论完成的主要工作及结论，包括功能评定、时序分析结论及操作运行结果。实验五 8位循环移位寄存器一、 实验目的复习循环移位寄存器的原理与功能，

28、学习掌握循环移位寄存器的设计实现方法，设计实现数字系统设计中常用的8位循环移位寄存器，逐步学会熟练运用Quartus II软件，熟悉EDA的VHDL程序设计方法、学会使用信号升沿、降沿、VHDL的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。二、实验原理1、管脚8位循环移位寄存器的管脚如图5.1所示。D0D1D2D3D4D5D6D7CPLDLRDOT0DOT1DOT2DOT3DOT4DOT5DOT6DOT7图5.1 8位循环移位寄存器的管脚其中D表示输入的初始值，DOUT表示当前数值；LD表示预设计数值，L

29、D为“1”，初始计数值打入器件；LR表示移位方向，LR为0，循环右移位，LR为1，循环左移位；CP为移位脉冲。2、真值表8位循环移位寄存器的真值表如表5.1所示。表5.1 8位循环移位寄存器的真值表工作状态CPLDLRDDOT置数x1xDDDOT循环右移0100XDOTNDOTN-1，DOT0DOT7循环左移0101XDOTN+1DOTN，DOT0DOT7根据工作状态，如果置数，只要LD为“1”，则预置数据D送到输出DOT；如果循环左移，CP上每来一个脉冲升沿，寄存器从输出从低位开始依次左移一位，同时最高位给最低位；相反，如果循环右移，从高位开始依次右移一位，同时最低位给最高位。三、实验内容根

30、据所学相关知识，运用Quartus II软件的文本文件输入方法，编写VHDL程序，实现8位循环移位寄存器的设计。首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。四、设计方案及实现方法8位循环移位寄存器的VHDL描述有多种方法，设计过程中可以首先设计D触发器，而后通过D触发器的互联实现8位循环移位寄存器；也可采用计数脉冲CP作为敏感量，CP的每个上升沿，输出量Q的每一位赋给左边一位或右边一位。同时循环左移时，最高位赋给最低位，循环右移时，最低位赋给最高位，语句可采用casewhen、withselect、ifthen以及加减运算等多种结

31、构实现。五、实验条件1、计算机及操作系统2、Quartus II软件3、GW48-PK2实验开发系统4、USB-BLASTER下载器六、实验步骤1、建立循环移位寄存器工程；2、用VHDL语言编辑源程序；LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YWJCQ IS PORT(CP,LD,LR: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);EN

32、D ENTITY YWJCQ;ARCHITECTURE ART OF YWJCQ IS BEGIN PROCESS(CP,D,LD) IS BEGIN IF LD='1' THEN DOT<=D; ELSIF(CP'EVENT AND CP='1')THEN IF LR='0' THEN DOT<=DOT(0)&DOT(7 DOWNTO 1); ELSE DOT<=DOT(6 DOWNTO 0)&DOT(7); END IF; END IF; END PROCESS;END ARCHITECTURE ART;3、对程序进行编译、器件选择、引脚分配、波形仿真、时序分析、编程下载、运行操作；4、具体写出以上实验操作步骤。注：器件选择Cyclone 系列中的EP3C40Q240C8；选择GW48-PK2工作模式“1”；引脚分配如表5.2所示；表5.2 引脚分配表引脚名称D7D6D5D4D3D2D1D0引脚号4341393