电话机使用次数记录器

1、电子课程设计电话机使用次数记录器 学院：电子信息工程学院 专业、班级 姓名： 学号： 指导教师： 2014年12月 使用次数记录器一、设计任务与要求 设计一个电话机使用次数记录器。 要求： 1、计数范围是0到99，到99后自动复零重新计数； 2、在计数过程中可随时手工复位重新计数； 3、电话接听与拨号均计数一次；课设总体框图脉冲发生器总计数器显示器自动清零模块手动清零模块接听计数器拨号计数器 4、通话显示。二、总体框图本设计可分为接听计数模块、拨号计数模块、总计数模块、手动清零模块、自动清零模块、显示模块和脉冲输出模块。利用同步十进制计数器74LS160接成一百进制实现计数功能，两片74LS1

2、60 可实现这一功能，但设计要求计数过程中可随时手工复位重新计数，要实现这一功能，需要手动开关控制，通过调节高低电平的输入来控制计数器的清零与计数。我所采用的是通过控制LD'输入高低电平来控制每一模块的计数。当需要手动复零时将LD'接地，当需要正常计数时将其接入高电平。接听计数与拨号计数都是服务于总计数的，总计数器显示的数字是由接听计数器与拨号计数器之和组成的，话机各计数器范围都为0到99，即总计数器当记到99后复零，而总通话次数是接听次数与拨号次数的累计，当总计数器记到99后无论接听与拨通计数多少都要随总计数器复零，这时需要总计数器在记到99后同时产生一信号能使接听计数器和拨

3、号计数器在此时复零，当总计数器计数到99时，利用门电路的逻辑关系，把十位和个位的1001组成的一个经门电路逻辑成为一个清零信号，接入各计数器的清零端，使计数器自动清为零。总计数器在记到99时会产生一进位信号，在其进位端接一非门接到接听计数器与拨号计数器RD'端使两计数器复零，这样既保证了在总计数器计数时接听计数器与拨号计数器能够正常计数，又能在达到计数要求后总体复零。对于如何让在接听计数器计数时总计数器同时计数，在拨通计数器计数时总计数器同时计数，采用开关原理，当有电话打入时按接听键，此时脉冲信号 接入接入模块，进行计数，当需要拨号电话时，这是按拨号键，此时脉冲便接入拨号模块，接听模块

4、与拨号模块计数不冲突，在此过程脉冲是一直接入总计 数模块的，接听与拨号均计入计数器。与非门自动清零是为了满足记到99后自动清零要求，当计数器记到99后产生进位信号，利用此进位信号取非同时接入接听计数模块和拨号计数模块R'，使俩模块自动清零。显示模块利用显示译码器，将计数器输出接到显示译码器的输入端能够很直观的观察到计数结果。脉冲输出模块使用555多谐振荡器电路，接通电源产生脉冲信号，为计数器提供时钟信号。三、选择器件 设计要求选择常用器件，计数选用常规器件4片74LS160、一片555多谐振荡器，3片74LS283加法器，门电路若干，若干按键开关。74LS160同步十进制加法计数器逻辑

5、功能:从0000开始计数，直到输入第九个脉冲为止，电路将跳过1010-1111六个状态，返回0000状态，重新计数，与此同时产生向高位进位信号，从而实现十进制计数功能。设计构思：设计要求要从0记到99实现一百进制，由于74LS160是十进制计数器，可将两片直接按并行进位方式或串行进位方式得到百进制计数器。如果电路采取并行进位方式接法。则以第一片的进位输出C作为第二片的EP和ET输入，每当第一片记成9（1001）时，C变为一，下一个信号到达时第二片为计数工作状态，计入一，而第一片计成0（0000），她的C端回到低电平。第一片的EP和ET恒为一，始终处于计数工作状态。如果采用串行进位方式，两片74

6、LS160的EP和ET恒为一，都工作在计数状态。第一片每计到9（1001）时，C端时钟信号为电平，这种接法下两片74LS160不是同步工作的。在设计中选用第一种方案，一片控制高位输出，一片控制低位输出，由LD'接入高低电平来控制手动复零，再由总计数端产生的信号通过门电路产生清零信号时接入拨号计数模块和接入计数模块的RD'端使两模块自动清零。说明：Qd,Qc,Qb,Qa分别对应Q3，Q2,Q1,Q0。74LS160的逻辑符号 74LS160逻辑功能表74LS160逻辑功能表74LS160管脚图74LS160内部原理图功能原理：LD'为预置数控制端，D0D1D2D3为数据输

7、入端，C为仅为输出端，RD'为异步置零（复位）端，EP和ET为工作状态控制端。当RD'=0时所有触发器将同时被置零，而且置零操作不受其它输入端状态的影响。当RD'=1、LD'=0时，电路工作在同步预置数状态，此时FF0FF1FF2FF3输入端J、K端的状态由D0D1D2D3的状态决定。当RD'=LD'=1而EP=0、ET=1时，FF0FF1FF2FF3均处在J=K=0的状态，所以时钟信号到达时他们保持原来的状态不变。同时C的状态也得到保持。如果ET=0，则EP无论为何状态，计数器的状态也将保持不变，但这时进位输出C=0。当RD'=LD&#

8、39;=EP=ET=1时，电路工作在计数状态，电路从0000状态开始，到第九个脉冲时电路进入1001状态，当十个计数脉冲输入后，FF1和FF2维持零状态不变，FF0和FF3从一翻转为零，故电路跳过1010到1111六个状态返回0000状态从而形成十进制计数器。555定时器接成的多谐振荡器：多谐振荡器连接图：逻辑符号：逻辑功能表：内部原理图：器件逻辑功能：器件由比较器C1和C2、SR锁存器和集电极开路的放电三极管TD三部分组成。Vl1是比较器C1的输入端（也称阀值电压），Vl2是比较器C2的输入端（也称触发端）。C1和C2的参考电压VR1和VR2由Vcc经三个5千欧电阻分压给出。在控制电压Vco

9、悬空时，Vr1=2/3Vcc,Vr2=1/3Vcc。如果Vco外接固定电压，则Vr1=Vco,Vr2=1/2Vco。RD'是置零输入端。只要在RD'端上加上低电平，输出端Vo便立即被置成低电平，不受其他输入状态的影响。正常工作必须使RD处于高电平。当Vl1>Vr1、Vl2>Vr2时，比较器C1的输出为0，比较器C2的输出为1，SR锁存器被置零，TD导通，同时Vo为低电平。当Vl1<Vr1、Vl2>Vr2时，Vc1=1,Vc2=1,锁存器的状态保持不变，因而TD和输出的状态也维持不变。当Vl1<Vr1、Vl2<Vr2时，Vc1=1,Vc2=0,

10、故锁存器被置一Vo为高电平，同时TD截止。当Vl1>Vr2、V12<Vr2时，Vc1=0,Vc2=0,锁存器处于Q=Q'=1的状态，Vo处于高电平，同时TD截止。将555定时器的Vl1,Vl2连在一起接成施密特触发器，然后将Vo经RC积分电路接回输入端就构成了多谐振荡器。由外接电阻控制振荡频率的大小。74LS283全加器：管脚图：管脚功能：内部原理图逻辑功能表：74LS238：具有超前进位的四位全加器。当四位二进制数分别从A1、A2、A3、A4和B1、B2、B3、B4端输入时，全加器将两数相加，经由1、2、3、4和输出端得到相加后的结果；C0端为进位输入端，C4为进位输出端

11、，当芯片进行组合时，进位输入端和进位输出端就会被利用起来，本次设计进位输入端和进位输出端都有所利用。四、功能模块接听模块：与手动清零模块相连，通过LD'控制其随时清零功能，其与多谐振荡器相连利用有通话时产生的脉冲信号，每接一次记一次通话，其输出与显示译码器相连将其二进制代码转化成十进制数显示出来。与总计数器相连，作为总计数器的计数部分计入总数。拨号模块：其功能与接听计数模块原理相同，在此不再赘述。将其与前两模块输出相连，得到总通话次数，与显示译码器相连实现与前面相同的显示功能，与自动清零模块相连使其产生清零信号，在清零模块详述。手动清零模块如图如图所示通过按键对计数器LD'接入

12、高低电平控制，当接高电平时正常计数，当接低电平时，计数器将被复零。总的技术模块：将计数器的输出端接入显示译码器输入端显示其所对应的十进制数。自动清零模块：因全加器为十六进制，需要接成十进制以满足要求，到99产生清零信号，即一百进制数，将高位端1010的两1经与门，此时低位为0000，经过非门再与高低位经门电路得到的结果经过与非门组成逻辑电路，得到清零信号低电平，接到两计数模块的RD'端，自动清零功能实现。秒脉冲发生器由555计时器、外电容和电阻组成由实际情况决定，当有电话打进或者需要拨出电话时，脉冲发生器开始工作，产生的信号传给计数器，计数器此时开始工作。当接听电话或者拨打电话停止时，

13、脉冲发生器停止工作。五、总体设计电路图：假设有电话打入时此时会通过555多谐振荡器（这里用秒脉冲代替，由于图的关系）产生脉冲，通过按键接到接听计数模块，与此同时总计数也用过全加器增加一，当需要拨通电话时，此时多谐振荡器又会产生脉冲，通过按键计入到拨话计数模块，与此同时总计数又通过全加器增一，当总计数达到计数要求，记到99时会产生清零信号（原理前面已述）接入到接听模块与拨通模块的清零端RD',此时无论两计数模块记到何值，都要清零重新计数。同时电路具有手动复零功能，通过按键对计数模块LD'进行控制， 当接入高电平时，正常计数，当接入低电平，计数器复零，通过显示译码器能够直接观察所记

14、数字。仿真结果：上图为仿真记录，两计数模块总和正好为总计数显示数字，由此可知仿真的正确性。硬件试验箱实验结果：由于计数模块与接听模块原理相同，所以接取部分就能验证其正确性。实物连接以显示能正常计数，各功能能够正常实现。6、 心得体会：课程设计用了整整两周时间，对于数字电子有了新的认识，从一开始的无从下手到自己设计出电路，感觉自己学习数字电子有太多的不足，首先对各种器件的功能不是很了解，导致根本不清楚设计该用哪些器件，通过重新看书，查阅资料终于慢慢理出一些头绪，但是全加器74LS283N的问题一直困扰着我，要不断尝试和修改。慢慢了解器件功能，会加以运用这就是这次课程设计的最大收获，要完成设计就必

15、须认识自己的不足，充实自己的知识储备。而且这对电脑运用也是一种提高，对自己的动手和动脑能力也是一种促进。虽然这次的课程设计还很不成熟，但却是我用心完成的，可能会有一些不足，但从现在的知识储备来看，这是尽力达到的水平，从专业方面讲，需要改进补充很多，需要在以后的学习中慢慢了解学习相关知识。这里对自己感触最深的全加器74LS283重点介绍一下：首先它是一个16进制的加法器，实验中需要把他连接成100进制的，这就要考虑各位到9以后立刻要变到0，同时十位进位输入为1，这需要各位数加法和小于等于9时，需要正常显示，但实际过程中操作发现各位数字始终不对，经过仔细检查后后发现进位端没有接地，相当于接了高电平，永远有个1，发现这个问题后继续连接，然后就是考虑到9变0十位进1的的问题，这是需要考虑各位加到10需要显示0，加到11需要现实1，一直类推，加到15显示5，这时通过结合各位输出和设置一个重新的加法器实现，产生进位信号和一个0110重新和原各位相加，比如说