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1、(8-1)实验十一实验十一: 多功能数字钟的设计多功能数字钟的设计 课时:课时:4 课时(其中课时(其中2 课时为设计准备)课时为设计准备) 最好先把最好先把HDL语言仿真好。语言仿真好。实验内容:实验内容:多功能数字钟多功能数字钟a)计数显示功能)计数显示功能 分、秒:60 进制,二位数码管显示(十进制); 时:24 进制,二位数码管显示(十进制)。b)具有清零功能)具有清零功能 复位键按下,系统复位,显示皆为0。c)校时功能)校时功能 时校准键:小时递增循环; 分校准键:分钟递增循环; 秒校准键:秒递增循环。(8-2)Qs0Qs3Qs7 Qs4先模先模10*模模10Qm0Qm3Qm7 Qm
2、4先模先模10*模模10然后接成然后接成24进制进制Qh0Qh3Qh7 Qh4然后接成然后接成60进制进制然后接成然后接成60进制进制先模先模10*模模10 时校准键(小时递增循环) 分校准键(分钟递增循环) 秒校准键(秒递增循环) 复位键(系统复位显示皆为0)resetresetresetcpcpcpcococo1Hz(8-3)1Hz时钟时钟频率显示频率显示频率设置频率设置(8-4)第第 8 8 章章可编程逻辑器件可编程逻辑器件8.1 可编程逻辑器件基本结构可编程逻辑器件基本结构8.2 简单可编程逻辑器件(简单可编程逻辑器件(SPLD)8.3 复杂可编程逻辑器件(复杂可编程逻辑器件(CPLD
3、)8.4 现场可编程门阵列(现场可编程门阵列(FPGA)器件)器件8.5 可编程逻辑器件的开发可编程逻辑器件的开发(8-5)引言引言主要缺点:设计一个数字系统往往要用大量器件,逻辑规模小、功耗大、可靠性低。可编程逻辑器件(可编程逻辑器件(PLDPLD): :可编程逻辑器件分类(按基本结构):可编程逻辑器件分类(按基本结构):主要优点:逻辑规模大,用一片可编程逻辑器件就可实现一个数字系统;体积小、功耗低、可靠性高。“与与或或”阵列结构查找表结构。传统数字系统传统数字系统: :TTL和和CMOS中小规模集成电路中小规模集成电路(8-6)8.1.1 “与与-或或”阵列结构阵列结构8.1 可编程逻辑器
4、件基本结构可编程逻辑器件基本结构“与与或或”阵列结构阵列结构“输入电路输入电路”省略画省略画法法“与阵列与阵列”省略画法省略画法 两条导线相连接(可编程单元)两条导线相连接(可编程单元) 两条导线固定连接两条导线固定连接空空 两条导线没连接两条导线没连接逻辑映象图:用逻辑映象图:用“”、“”等符号表示的阵列图等符号表示的阵列图“或阵列或阵列”省略画法省略画法(8-7)例例8.1 8.1 全加器的逻辑映象图全加器的逻辑映象图CIBACIBACIBACIBAFBACIBACIBACO(8-8)输出电路输出电路完成:完成:直接(组合逻辑电路);直接(组合逻辑电路);三态输出;三态输出;寄存输出;寄存
5、输出;输出信号反馈(时序逻辑电路)。输出信号反馈(时序逻辑电路)。选择器选择器三态门三态门(8-9)带带公共控制输入公共控制输入的输出电路的输出电路带带异步控制输入异步控制输入的输出电路的输出电路(8-10)例例8.2 8.2 模模6 6同步计数器同步计数器CPQQnn213CPQQnn112CPQQQQnnnn12311(8-11)例例8.3 8.3 十进制异步计数器十进制异步计数器CPQQnn01001311QQQQnnn1212QQQnn012313QQQQQnnnn(8-12)8.1.2 查找表结构查找表结构RAMRAM存储器:预先加载要实现的逻辑函数真值表存储器:预先加载要实现的逻辑
6、函数真值表查找表结构(查找表结构(Look-Up-Table, Look-Up-Table, LUTLUT) ):逻辑输入:存储器的输入地址;逻辑输入:存储器的输入地址;逻辑输出:存储内容。逻辑输出:存储内容。查找表(查找表(RAMRAM数据表)数据表) 用存储逻辑的存储单元来实现逻辑运算。用存储逻辑的存储单元来实现逻辑运算。A B CI F CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 逻辑真值表逻辑真值表(8-13)例例86 已知同步二十进制加法计数器状态转移图如下所示,
7、已知同步二十进制加法计数器状态转移图如下所示,试画出用查找表结构实现的逻辑结构图试画出用查找表结构实现的逻辑结构图(8-14)(8-15)(8-16)(8-17)8.1.3 可编程逻辑器件编程技术可编程逻辑器件编程技术常用编程技术:常用编程技术: 可编程逻辑器件从编程技术上一般分为两类,一类是一次性编程,可编程逻辑器件从编程技术上一般分为两类,一类是一次性编程,另一类是可多次编程。在数字系统的研制、开发和实验阶段,一般使用另一类是可多次编程。在数字系统的研制、开发和实验阶段,一般使用可多次编程器件。可多次编程器件。(1)熔丝编程和反熔丝编程技术属于一次性可编程器件,编程后不能再)熔丝编程和反熔
8、丝编程技术属于一次性可编程器件,编程后不能再重复编程和修改。相当于内存的重复编程和修改。相当于内存的PROM(8-18)(2)浮栅编程技术)浮栅编程技术: 紫外线擦除、电编程的紫外线擦除、电编程的EPROM; 电擦除、电编程的电擦除、电编程的EEPROM; 快闪存储器(快闪存储器(Flash Memory)。)。 特点:在断电时,存储的数据不会丢失,编程数据可长期保存或多特点:在断电时,存储的数据不会丢失,编程数据可长期保存或多次修改。次修改。(3)在系统编程()在系统编程(ISPIn System Programmable)技术)技术: 电源泵与编程控制电路电源泵与编程控制电路+浮栅编程技术
9、浮栅编程技术 优点优点:不需要外配编程器,可直接对印制电路板上的在系统可编程逻不需要外配编程器,可直接对印制电路板上的在系统可编程逻辑器件进行编程。辑器件进行编程。(4)JTAG(Joint Test Action Group)编程技术)编程技术: 可对内置可对内置JTAG边界扫描测试电路的可编程逻辑器件进行直接下载编程。边界扫描测试电路的可编程逻辑器件进行直接下载编程。标准的标准的JTAG接口接口是是4线:线:TMS、TCK、TDI、TDO,分分别为模式选择、时钟、数据输入和数据输出线。别为模式选择、时钟、数据输入和数据输出线。8.2 简单可编程逻辑器件简单可编程逻辑器件 简单可编程逻辑器件
10、简单可编程逻辑器件SPLD按历史发展分为:按历史发展分为:PAL可编程阵列逻辑可编程阵列逻辑 GAL通用阵列逻辑通用阵列逻辑 PALPALProgrammable Array Logic器件是器件是20世纪世纪70年代末年代末期出现的一种低密度、一次性可编程逻辑器件。它是第一个期出现的一种低密度、一次性可编程逻辑器件。它是第一个具有典型实际意义的可编程逻辑器件(具有典型实际意义的可编程逻辑器件(PLD)。)。8.2 简单可编程逻辑器件简单可编程逻辑器件 与阵列与阵列可编程;可编程;或阵列或阵列固定;固定;输出电路输出电路固定固定 。PAL的结构的结构I2可编程可编程与与阵列阵列固定固定或或阵列
11、阵列I1I0&1&11输出输出反馈反馈输出反馈单元输出反馈单元反馈输入反馈输入 O2O1O0目前已经较少使用了目前已经较少使用了一次性编程,规模较小。一次性编程,规模较小。(8-21)GAL器件PAL器件与PAL相比:1)采用了“与输出逻辑宏单元”结构形式。 Output Logic Macro Cell (OLMC)2) 采用EEPROM的浮栅技术:使GAL器件具有可擦除、可重新编程、数据可长期保存和可重新组合结构的特点。8.2.2 GAL器件的基本结构器件的基本结构 通用阵列逻辑GAL器件是继PAL器件之后,20世纪80年代中期推出的一种低密度可编程逻辑器件。(8-22)8
12、.2.3 典型典型GAL器件器件 GAL16V8(8-23)8.3 复杂可编程逻辑器件(复杂可编程逻辑器件(CPLD)可编程阵列逻辑可编程阵列逻辑 PAL: 一次性可编程(一次性可编程(PROM);与或阵列;简单输出电路);与或阵列;简单输出电路通用阵列逻辑通用阵列逻辑 GAL: 多次可编程(多次可编程(EEPROM);与阵列;输出宏单元);与阵列;输出宏单元复杂可编程逻辑器件(复杂可编程逻辑器件(CPLD ):): 在线多次可编程(电源泵与编程控制电路,在线多次可编程(电源泵与编程控制电路,EEPROM或或Flash Memory );); 更复杂结构(相当于多个更复杂结构(相当于多个PAL
13、)断电后,断电后,编程内编程内容不会容不会丢失丢失(8-24)8.3.1 CPLD概述概述总体结构(总体结构(三部分)三部分):逻辑块;逻辑块;可编程互连通道;可编程互连通道;I/O块块1)逻辑块:)逻辑块:类似于一个小规模PLD;包含多个宏单元宏单元:由乘积项阵列、乘积项分配和可编程寄存器构成2)可编程互连通道:)可编程互连通道:逻辑块、宏单元、输入逻辑块、宏单元、输入/输输出引脚间的互连网络。出引脚间的互连网络。3) I/O块:块:内部逻辑到器件内部逻辑到器件I/O引脚之间的接口引脚之间的接口(8-25)8.3.2 可编程互连阵列结构可编程互连阵列结构CPLDAltera公司生产的公司生产
14、的MAX7000S系列器件属于系列器件属于多阵列矩阵多阵列矩阵结构结构构成:构成:逻辑阵列块逻辑阵列块LAB (Logic Array Block)宏单元宏单元I/O控制块控制块可编程互连阵列可编程互连阵列PIA多阵列矩阵多阵列矩阵Multiple Array Matrix,Multiple Array Matrix,MAX(8-26)8.4 现场可编程门阵列(现场可编程门阵列(FPGA)器件)器件8.4.1 概述概述FPGA的电路结构主要是基于的电路结构主要是基于SRAM ( Static RAM )工艺的查找表结构。工艺的查找表结构。分段互连:分段互连:连续互连;连续互连;密度小,结构灵活
15、度低,密度小,结构灵活度低,延时可预计延时可预计特点:内部有不同长度的连线,连特点:内部有不同长度的连线,连线之间通过可编程开关矩阵互连。线之间通过可编程开关矩阵互连。优点:集成度大,结构灵活。优点:集成度大,结构灵活。缺点:连线延时无法预先估计。缺点:连线延时无法预先估计。特点:内部有等长度的连线。特点:内部有等长度的连线。优点:线路延时固定,易消优点:线路延时固定,易消除竞争冒险。除竞争冒险。(8-27)8.4.2 连续互连型连续互连型FPGA器件器件FLEX10K系列系列EPF10K10器件结构器件结构嵌入阵列块嵌入阵列块EAB:RAM/ROM和输入、输出寄和输入、输出寄存器构成。为用作
16、为复杂的逻存器构成。为用作为复杂的逻辑功能查找表。辑功能查找表。逻辑阵列块逻辑阵列块LAB:由由8 8个逻辑单元个逻辑单元LELE构成。构成。逻辑单元逻辑单元LE:每个每个LELE含有一个提供含有一个提供4 4输入组输入组合逻辑函数的查找表,以及一合逻辑函数的查找表,以及一个能提供时序逻辑能力的可编个能提供时序逻辑能力的可编程寄存器。程寄存器。I/O单元单元IOE行列快速互连通道行列快速互连通道CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBFPGA器件基本结构器件基本结构可编程开关矩阵可编程开关矩阵可编程可编程I/O模块模块IOB可编程互连资源
17、可编程互连资源PI可配置逻辑模块可配置逻辑模块CLB8.4 现场可编程门阵列器件现场可编程门阵列器件 8.4.3结构结构1:分段互连型分段互连型特点:内部有不同长度的连线,连特点:内部有不同长度的连线,连线之间通过可编程开关矩阵互连。线之间通过可编程开关矩阵互连。优点:集成度大,结构灵活。优点:集成度大,结构灵活。缺点:连线延时无法预先估计。缺点:连线延时无法预先估计。(8-29)8.4.4 FPGA器件特器件特点点复杂可编程逻辑器件(复杂可编程逻辑器件(CPLD): 采用在线多次可编程(电源泵与编程控制电路,采用在线多次可编程(电源泵与编程控制电路,EEPROM或或Flash Memory
18、)。)。断电后,编程内容不会丢失断电后,编程内容不会丢失现场可编程门阵列(现场可编程门阵列(FPGA) 采用采用SRAM技术。使用技术。使用FPGA器件时,需要外存储器存放编程数据,器件时,需要外存储器存放编程数据,配置完成后,配置完成后,FPGA器件才可完成逻辑功能。器件才可完成逻辑功能。断电后,断电后,FPGA器件中的配置数据自动丢失器件中的配置数据自动丢失 CPLD器件采用器件采用“与与或或”逻辑阵列结构,而逻辑阵列结构,而FPGA的电路结构主要是基于的电路结构主要是基于SRAM工艺工艺的查找表结构。的查找表结构。 FPGA的集成度比的集成度比CPLD高。高。FPGA器件提供了丰富的器件
19、提供了丰富的I/O端数和触发器,它适合于复端数和触发器,它适合于复杂时序逻辑设计,而杂时序逻辑设计,而CPLD则适合于触发器有限而乘积项较多的复杂组合逻辑设计。则适合于触发器有限而乘积项较多的复杂组合逻辑设计。 CPLD通过修改具有固定内部连线电路的逻辑功能来编程,而通过修改具有固定内部连线电路的逻辑功能来编程,而FPGA主要是通过改变内主要是通过改变内部电路布线来编程,因而部电路布线来编程,因而FPGA器件结构最为灵活。器件结构最为灵活。 一般情况下,一般情况下,CPLD的功耗要比的功耗要比FPGA大,且集成度越高越明显。大,且集成度越高越明显。 CPLD具有加密性能,而具有加密性能,而FP
20、GA不可加密。不可加密。CPLD与与FPGA的其它区别的其它区别:(8-30)8.5 可编程逻辑器件的开发可编程逻辑器件的开发8.5.1 PLD设计流程设计流程原理图输入方式原理图输入方式HDLHDL输入方式输入方式混合输入方式混合输入方式波形输入波形输入选择设计方案选择设计方案选择器件类型和型号选择器件类型和型号设计分析设计分析设计输入设计输入设计处理设计处理器件编程器件编程器件测试器件测试功能仿真功能仿真设计输入编译设计输入编译优化优化/ /综合综合逻辑适配逻辑适配/ /分割分割布局布局/ /布线布线针对器件型号针对器件型号时序仿真时序仿真编程数据下载到编程数据下载到CPLDCPLD或或F
21、PGAFPGA中中功能功能参数性能参数性能(8-31)8.5.2 PLD编程与配置编程与配置1、根据计算机端口分类、根据计算机端口分类(1)串口下载)串口下载(2)并口下载)并口下载(3)USB口下载口下载(8-32)2、根据、根据PLD工艺分类工艺分类CPLD: 采用的工艺是采用的工艺是EPROM,EEPROM或或Flash Memory(是非失性的)(是非失性的) 将编程数据直接下载到器件中即可将编程数据直接下载到器件中即可FPGA: 采用的工艺是采用的工艺是SRAM技术,配置数据放在技术,配置数据放在SRAM中(是易失性的)中(是易失性的) 。(1)通过计算机将配置数据下载到器件中)通过
22、计算机将配置数据下载到器件中(即(即FPGA中的中的SRAM) 每次使用,均要进行一次下载;每次使用,均要进行一次下载; 适用于调试;不能用于应用现场;适用于调试;不能用于应用现场;(2)通过外存储器存放编程数据)通过外存储器存放编程数据 外存储器应是非失性的(外存储器应是非失性的(EPROM,EEPROM或或Flash Memory);); 系统加电时,系统加电时, FPGA从外存储器调入配置数据;从外存储器调入配置数据; 用于应用现场。用于应用现场。(8-33)作业:作业:P374:8-88-168-22(8-34)实验十三实验十三 存储器应用存储器应用乘法器的设计乘法器的设计 课时:课时
23、:2 课时课时实验内容:实验内容:九九乘法a)按键输入乘数A 和被乘数B,并把值(09)显示在数码管上;b)乘积C 显示:2 位数码管(十进制);c)用存储器内容编辑器编辑ROM 数据,使之满足九九乘法表的要求。0-9 (用4位)0-9 (用4位)用8位)地址线:8位数据线:8位(8-35)实验书中实验书中32页页存储器内容编辑器In-System Memory Content Editor(8-36)(8-37)实验十四实验十四用状态机设计用状态机设计ADC TLC1196的采样控制电路的采样控制电路 课时:课时:4 课时(其中课时(其中2 课时为设计准备)课时为设计准备)实验内容:实验内容
24、:a)以约)以约100KSPS 的采样率,的采样率,连续连续对直流电压进行对直流电压进行AD 转换,转换,将串行结果转换成并行,显示在数码管上,测量将串行结果转换成并行,显示在数码管上,测量三个三个电压电压点,分析点,分析ADC精度。精度。b)输入信号为)输入信号为100Hz、幅度约、幅度约4.5V 的正极性正弦信号,用的正极性正弦信号,用SignalTap II逻辑分析仪分析转换结果。逻辑分析仪分析转换结果。用模式用模式3a) a) 固定电平:使用实验箱固定电平:使用实验箱ADC输入模块中的输入模块中的0 5V直流信号直流信号b) b) 正弦信号可用正弦信号可用DDS信号源产生的正极性信号。信号源产生的正极性信号。(8-38)模式模式3ADC 输入:允许输入05V的信号。(8-39)P.9A
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