计算机组成原理ppt课件

1、;.1 层次存储器系统第二讲 动态存储器和教学计算机存储器设计;.2内容提要有关大实验的说明动态存储器教学计算机存储器设计;.3关于大实验检查请各组抓紧时间，完成大实验设计和调试。15周(12月15日至19日)进行并完成最终检查。请同学们按组准备好以下材料：调试完成的教学计算机检查方案：供检查设计的汇编语言程序以及预期结果（包含扩展指令）设计文档最终检查时间、地点请各班科代表在14周与我们确定。16周，请各班选出一组，在课堂上和大家交流;.4大实验提交文档列表指令系统设计文档指令系统列表设计说明；运算器设计文档线路逻辑图设计说明有关GAL芯片的逻辑表达式控制器设计文档（包括组合逻辑和微程序）线

2、路逻辑图指令执行流程图指令执行流程表有关GAL、MACH芯片的逻辑表达式内存储器、总线、接口等部分设计文档线路逻辑图设计说明软件设计文档对监控程序、交叉汇编程序修改的文档和源程序组装、调试过程中遇到的问题和相应的解决办法项目完成后的心得体会、有关建议和意见;.5大实验评分标准完成基本要求，起评分数为80分，视情况酌情增减。监控程序运行正确（微程序和组合逻辑）扩展指令能正常运行提供的实验报告完整，规范有创新和特色，可有加分因素。修改了监控，能完成对扩展指令的汇编修改交叉汇编其他你们认为有特点的地方，可以陈述总评成绩=40%*考试成绩+50%*大实验成绩+10%*作业成绩若考试成绩低于特定值，则无

3、论实验成绩如何，均为不及格;.6层次存储器系统层次存储器系统 选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度容一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度容量成本方面的优势，从而达到最优性能价格比，以满足使用要求。量成本方面的优势，从而达到最优性能价格比，以满足使用要求。 例如，用容量更小但速度最快的例如，用容量更小但速度最快的 SRAM芯片组成芯片组成 CACHE，容量

4、较大速度适中的，容量较大速度适中的 DRAM芯片芯片组成组成 MAIN MEMORY，用容量特大但速度极慢的磁盘设备构成，用容量特大但速度极慢的磁盘设备构成 VIRTUAL MEMORY。;.7程序的局部性原理程序在一定的时间段内通常只访问较小的地址空间两种局部性：时间局部性空间局部性地址空间访问概率;.8现代计算机的层次存储器系统利用程序的局部性原理:以最低廉的价格提供尽可能大的存储空间以最快速的技术实现高速存储访问ControlDatapathSecondaryStorage(Disk)ProcessorRegistersMainMemory(DRAM)SecondLevelCache(S

5、RAM)On-ChipCache1nsMilliseconds GBSpeed (ns):10ns50-100nsMB-GB100sSize (bytes):KB-MBTertiaryStorage(Disk)SecondsTerabytes;.9SRAM典型时序写时序:D读时序:WE_LA写保持时间写建立时间ADOE_L2Nwordsx M bitSRAMNMWE_L写入数据写入地址OE_LHigh Z读地址Junk读访问时间读出数据读访问时间读出数据读地址;.10动态存储器的存储原理动态存储器，是用金属氧化物半导体（MOS）的单个MOS管来存储一个二进制位（bit）信息的。信息被存储在MO

6、S管T的源极的寄生电容CS中，例如，用CS中存储有电荷表示1，无电荷表示0。;.11+ +- -VDDCS字线字线位位线线T 写写 1 ：使位线为低电平，：使位线为低电平，高，高，T 导通，导通，低，低，T 截止。截止。低低若若CS 上无电荷，则上无电荷，则 VDD 向向 CS 充电；充电； 把把 1 信号写入了电容信号写入了电容 CS 中。中。若若CS 上有电荷，则上有电荷，则 CS 的电荷不变，的电荷不变，保持原记忆的保持原记忆的 1 信号不变。信号不变。;.12+ +- -VDDCS字线字线位位线线T 写写 1 ：使位线为低电平，：使位线为低电平，高，高，T 导通，导通，低，低，T 截止

7、。截止。低低若若CS 上无电荷，则上无电荷，则 VDD 向向 CS 充电；充电； 把把 1 信号写入了电容信号写入了电容 CS 中。中。若若CS 上有电荷，则上有电荷，则 CS 的电荷不变，的电荷不变，保持原有的内容保持原有的内容 1 不变；不变；;.13+ +- -VDDCS字线字线位位线线T高，高，T 导通，导通，低，低，T 截止。截止。高高写写 0 ：使位线为高电平，：使位线为高电平，若若CS 上有电荷，则上有电荷，则 CS 通过通过 T 放电；放电； 若若CS 上无电荷，则上无电荷，则 CS 无充放电动作，无充放电动作， 保持原记忆的保持原记忆的 0 信号不变。信号不变。把把 0 信号

8、写入了电容信号写入了电容 CS 中。中。 ;.14VDDCS字线字线位位线线T高，高，T 导通，导通，低，低，T 截止。截止。高高写写 0 ：使位线为高电平，：使位线为高电平，若若CS 上有电荷，则上有电荷，则 CS 通过通过 T 放电；放电； 若若CS 上无电荷，则上无电荷，则 CS 无充放电动作，无充放电动作， 保持原记忆的保持原记忆的 0 信号不变。信号不变。把把 0 信号写入了电容信号写入了电容 CS 中。中。 ;.15+- -VDDCS字线字线位位线线T接在位线上的读出放大器会感知这种变化，读出为接在位线上的读出放大器会感知这种变化，读出为 1。 高，高，T 导通，导通，高高读操作：

9、读操作： 首先使位线充电至高电平，当字线来高电平后，首先使位线充电至高电平，当字线来高电平后，T导通，导通，低低1. 若若 CS 上无电荷，则位线上无电位变化上无电荷，则位线上无电位变化 ，读出为，读出为 0 ；2. 若若 CS 上有电荷，上有电荷，并使位线电位由高变低，并使位线电位由高变低，则会放电，则会放电，;.16位线位线127位线位线 0CSVDDCSVDDCS/2VDDCS/2VDDVSSVSSVDDVDDCS/2CS/2VDDVDD参考单元参考单元参考单元参考单元 预充电预充电 放大器放大器另一侧另一侧 64 行行本侧本侧 64 行行DD字线字线 0字线字线127读出电路读出电路;

10、.17破坏性读出：读操作后，被读单元的内容一定被清为零，破坏性读出：读操作后，被读单元的内容一定被清为零，必须把刚读出的内容立即写回去，通常称其为预充电延迟，必须把刚读出的内容立即写回去，通常称其为预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。它影响存储器的工作频率，在结束预充电前不能开始下一次读。要定期刷新：在不进行读写操作时，要定期刷新：在不进行读写操作时，DRAM 存储器的各单元存储器的各单元处于断路状态，由于漏电的存在，保存在电容处于断路状态，由于漏电的存在，保存在电容CS 上的电荷会上的电荷会慢慢地漏掉，为此必须定时予以补充，通常称其为刷新操作。慢慢地漏掉，为此

11、必须定时予以补充，通常称其为刷新操作。刷新不是按字处理，而是每次刷新一行，即为连接在同一行上刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。所有存储单元的电容补充一次能量。 刷新有两种常用方式：刷新有两种常用方式： 集中刷新，停止内存读写操作，逐行将所有各行刷新一遍；集中刷新，停止内存读写操作，逐行将所有各行刷新一遍； 分散刷新，每一次内存读写后，刷新一行，各行轮流进行。分散刷新，每一次内存读写后，刷新一行，各行轮流进行。 或在规定的期间内，如或在规定的期间内，如 2 ms ，能轮流把所有各行刷新一遍。，能轮流把所有各行刷新一遍。快速分页组织的存储器：快速

12、分页组织的存储器：行、列地址要分两次给出，但连续地读写用到相同的行地址时，行、列地址要分两次给出，但连续地读写用到相同的行地址时，也可以在前一次将行地址锁存，之后仅送列地址，以节省送地也可以在前一次将行地址锁存，之后仅送列地址，以节省送地址的时间，支持这种运行方式的被称为快速分页组织的存储器。址的时间，支持这种运行方式的被称为快速分页组织的存储器。;.18动态存储器读写过程动态存储器芯片行地址和列地址数据总线DB片选信号/CS读写信号/WE动态存储器集成度高，存储容量大，为节约管脚数，地址分为行地址和列地址;.19DRAM 写时序ADOE_L256K x 8DRAM98WE_LCAS_LRAS

13、_LWE_LA行地址OE_LJunk写访问时间写访问时间写访问时间写访问时间CAS_LRAS_L列地址行地址Junk列地址DJunkJunk写入数据写入数据写入数据写入数据JunkDRAM 写周期时间写周期时间WE_L在在CAS_L信号之前有效信号之前有效WE_L 在在CAS_L信号之后有效信号之后有效DRAM 写访问开始于:RAS_L信号有效两种写方式: WE_L信号早和晚于 CAS_L信号有效;.20DRAM 读时序ADOE_L256K x 8DRAM98WE_LCAS_LRAS_LOE_LA行地址WE_LJunk读访问时间输出使能延迟CAS_LRAS_L列地址行地址Junk列地址DHig

14、h Z读出数据读周期时间OE_L在 CAS_L有效之前有效OE_L 在CAS_L有效之后有效DRAM 读访问开始于:RAS_L信号有效两种读方式: OE-L早于或晚于 CAS_L有效 Junk读出数据High Z;.21静态和动态存储器芯片特性静态和动态存储器芯片特性 SRAM DRAM存储信息存储信息 触发器触发器 电容电容 破坏性读出破坏性读出 非非 是是需要刷新需要刷新 不要不要 需要需要 送行列地址送行列地址 同时送同时送 分两次送分两次送运行速度运行速度 快快 慢慢集成度集成度 低低 高高发热量发热量 大大 小小存储成本存储成本 高高 低低;.22主存储器的多体结构主存储器的多体结构

15、 为了提高计算机系统的工作效率，需为了提高计算机系统的工作效率，需要提高主存储器的读写速度。为此可以实要提高主存储器的读写速度。为此可以实现多个能够独立地执行读写的主存储器体，现多个能够独立地执行读写的主存储器体，以便提高多个存储体之间并行读写的能力。以便提高多个存储体之间并行读写的能力。多体结构同时适用于静态和动态的存储器。多体结构同时适用于静态和动态的存储器。考虑到程序运行的局部性原理，多个存储考虑到程序运行的局部性原理，多个存储体应按低位地址交叉编址的方式加以组织体应按低位地址交叉编址的方式加以组织。类似的也可按一体多字的方式设计存储器。类似的也可按一体多字的方式设计存储器。;.23地址

16、寄存器地址寄存器 主存储器存储体主存储器存储体 W W W W 数据总线数据总线一体多字结构一体多字结构;.24地址寄存器地址寄存器 数据总线数据总线 0字字 1字字 2字字 3字字 单字多体结构单字多体结构;.25小结:程序的局部性原理:时间局部性：最近被访问过的程序和数据很可能再次被访问最近被访问过的程序和数据很可能再次被访问空间局部性：CPU很可能访问最近被访问过的地址单元附近的地址单元。很可能访问最近被访问过的地址单元附近的地址单元。利用程序的局部性原理：使用尽可能大容量的廉价、低速存储器存放程序和数据。使用高速存储器来满足CPU对速度的要求。DRAM 速度慢，但容量大，价格低可用于实

17、现大容量的主存储器系统。SRAM 速度快，但容量小，价格高用于实现高速缓冲存储器Cache。;.26小结设计主存储器确定最大寻址空间确定字长确定读写时序得到控制信号;.27教学计算机TEC-2000存储器设计设计要求需要ROM来存放监控程序需要RAM供用户和监控程序使用能够让用户进行扩展设计原则尽量简单，能体现出原理课教学要求不追求高速度;.28控制总线设计时钟信号与CPU时钟同步（降低了CPU主频）读写信号/MIOREQ/WE 0 0 0内存写/MWR 接/WE 0 0 1内存读/MRD 接/OE 0 1 0I/O写/WR 0 1 1I/O读/RD 1 X X 不用用DC3实现;.29TEC

18、-2000内存控制信号获取1B 1A 1GDC3 1392B 2A 2G1Y0 1Y1 1Y2 1Y32Y0 2Y1REQ WE GNDMIOMWR MRD WR RDMMREQ IOREQ74LS139：双2-4译码器;.30地址总线设计片选信号A15、A14和A13最高位地址译码产生/MMREQ作为使能信号地址信号A10A0：11位地址1个地址单元对应4个地址来自地址寄存器用DC5实现;.31TEC-2000片选信号DC5 138A15A14A13GNDMMREQVCCCBAG2AG2BG1Y0Y1Y2Y3Y4Y5Y6Y700001FFF20003FFF40005FFF60007FFF80

19、009FFFA000BFFFC000DFFFE000FFFFDC5 74LS138: 3-8译码器;.32TEC-2000地址信号RAML 6116ROML 28C64RAMH 6116ROMH 28C64MWRWEWEA10A0D15D8D7D0D15D0A12A0A12A0A10A0A10A0OECSCSOEOEOECSCSY1Y1Y0Y0MRDMRDD15D8D7D0地址总线数据总线WEWEMRDMRD;.33A10A0A11A12 A10A0A10A0D7D0D7D0D7D0A11WECSOEOECSCSOEWEWE1911191117919 22 23 18.短路子8位机短接16位机

20、断开A11/MWR23A12 A10A0232 21 24 25 310VCC/MWR/MRDGND/MRDGND2 21 24 25 31019 22 23 182 21 24 25 3102 21 24 25 310A12 A10A0A12 A10A0D7D0D7D0D7D019111911A11A112323179/MWRVCC/MWRWE/MWRVCC/MWRWE/MWRVCC/MWROECSOECSOECS/MRDGND/MRDGNDWEA11A11A11/MWR/MRD2323232323231Y01A2B2AG1G21Y11Y21Y32Y02Y11B/MWR/MRD/WR/RD/

21、MMREQ/IOREQ/WEREQMIOGNDCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7808F909FA0AFB0BFC0CFD0DFE0EFF0FF00001FFF20003FFF40005FFFE000FFFF60007FFF80009FFFA000BFFFC000DFFFA6A5A4A7A15A14A13GNDGNDVCCCBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7CBAG12AG2BGY0Y1Y2Y3Y4Y5Y6Y7DC12DC11DC10DC22DC21DC20LinkGNDLinkGND/SWTOIB/R

22、TOIB/ETOIB/FTOIB/STOIB/INTVH/INTVLNCNC/GIR/GARH/GARL/INTR/DI/INTN/EI321131415456712111234561514131211109712456151413121110971514131211109715141312111097123456123456Q3 Q2 Q1 Q0P3 P2 P1 P0CLKLoadCLRTPVCCGNDVCCR1outR1in T1outT1inR2in T2outT2inR2out串口 213 14 8 712 11 9 10307.2KHz153.6KHzD7D0TxDCTSRTSRDD

23、C/CSRESETWRDC/CLKTxC RxCRxD.153.6KHz1.8432MHz1.8432MHz/WR/RDCSCTSRTS/RESET13 102120925172381 28 271931112A0IRH0MicroPMACH_8251/CSI/O地址译码器808FD7D0RDRESETWRCLKTxC RxCTxDRxDA0P1P0INTE/INT/INTR/INTN/EI /DICK1RESETIBH3IBH2/GIRDC23S2 R2S1 R1S0 R0CK1IBHIBLD7D0Q7Q0用于置中断向量的3排插针Q7Q0D7D4P1 P0 GNDD3D0串口 117181920111781101115191723 42 34 56 7中断源2中断源1中断源0DBHABH、ABL内存地址译码器20003FF F内存地址译码器00002FF F18 17 14 13 8 7 4 319 16 15 12 9 6 5 219 16 15 12 9 6 5 218 17 14 138 74 3DC3 139DC4 138DC5 138A11ROML 28C64ExtROML 28C64RAML 6116ROMH 28C64272027202118272027202118ExtROMH 28C64RAMH 6116DC