出租车计费系统设计EDA综合课程设计

1、河南科技大学课 程 设 计 说 明 书课程名称 eda综合设计 题 目 出租车计费系统设计学 院 班 级 学生姓名 学 号 指导教师 日 期 2015年6月26日 课程设计任务书课程设计名称 eda综合设计 学生姓名 专业班级 设计题目 出租车计费系统设计 一、 课程设计目的1、综合运用eda技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉eda技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；4、锻炼撰写研究报告、研究论文的能力；5、通过本实践环节，培养科学和严谨的工作作风。二

2、、 设计内容、技术条件和要求1、 能够实现计费功能：费用的计算是按行驶里程收费，设出租车的起价为5.00元，当里程小于3km时，按起价计算收费；当里程大于3km时每公里按1.3元计费。等待累计时间超过2min，按每分钟1.5元计费。所以总费用按下式计算：总费用起价费（里程3km）×里程单价等候时间×等候单价2、能够实现显示功能： 显示汽车行驶里程：用四位数字显示，显示方式为“xxxx”，单位为km。计程范围为099km，计程分辨率为1km。 显示等候时间：用两位数字显示分钟，显示方式为“xx”。计时范围为059min，计时分辨率为1min。 显示总费用：用四位数字显示，显示

3、方式为“xxx.x”，单位为元。计价范围为999.9元，计价分辨率为0.1元。三、时间进度安排1周： (1) 完成设计准备，确定实施方案；(2) 完成电路文件的输入和编译；(3) 完成功能仿真。2周：（ (1) 完成文件至器件的下载，并进行硬件验证；(2) 撰写设计说明书。四、主要参考文献(1)谭会生、瞿遂春，eda技术综合应用实例与分析，西安电子科技大学出版社，2004(2)曹昕燕、周凤臣等，eda技术实验与课程设计，清华大学出版社，2006指导教师签字： 2015年6月15日出租车计费系统设计专业：电子信息科学与技术系 作者： 指导老师： 摘要：本次课程设计应用eda技术来实现出租车计费系

4、统的设计。eda是电子设计自动化（electronic design automation）的缩写，eda技术是以计算机为工具，设计者在eda软件平台上，用硬件描述语言hdl完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。本文采用的就是用vhdl语言设计的基于fpga的出租车计费系统设计， fpga是英文fieldprogrammable gate array的缩写，即现场可编程门阵列，它是在pal、gal、cpld等可编程器件的基础上进一步发展的

5、产物。它是作为专用集成电路（asic）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。出租车是人们在生活中和工作中不可缺少的交通工具，出租车行业的服务水平与电子信息的发展密切相关，乘客坐出租车必须要有一个合理的价格，因此，出租车上必须要有一个计价器，计价器的设计合格与否直接相关着乘客和司机的经济利益。关键词：vhdl语言；fpga；仿真；出租车。taxi billing system designprofessional: electronic information science and technologyauthor: zhangzhe

6、nk instructor: zhangleiming liuboabstract: this course is designed to use eda technology to achieve design taxi billing system. eda is an electronic design automation (electronic design automation) abbreviation, eda technology is based on a computer as a tool designer in the eda software platform, c

7、omplete with hardware description language hdl design files, then automatically done by computer logic compilation, simplification, segmentation, integration, optimization, placement, routing and simulation work until a specific target for the compiler adapter chips, logic mapping and program downlo

8、ads. this paper is to use vhdl language design taxi billing system based on fpga design, fpga is the english field-programmable gate array abbreviation of the field programmable gate array, which is in pal, gal, cpld and other programmable devices based on the further development of the product. it

9、is implemented as application specific integrated circuit (asic) in the field of a semi-custom circuit and emerged, which addresses the lack of custom circuits, but also overcome the limited number of gates of programmable devices existing shortcomings. taxis are people in the life and work an indis

10、pensable means of transport, the service level of the taxi industry and the development of electronic information is closely related to taxi passengers must have a reasonable price, and therefore, there must be a taxi a meter, the meter is designed qualified or not directly related to the economic i

11、nterests of passengers and drivers.key words: vhdl language; fpga; simulation; taxi.目 录1 任务解析41.1 里程计费41.2 等待计费41.3 显示功能42 系统方案设计42.1 系统基本方案42.2 系统设计原理52.3 系统流程图53 模块设计及仿真63.1 计量模块63.2 计时模块73.3 控制模块83.4 显示模块104 系统顶层原理图及仿真114.1 系统顶层原理图114.2系统顶层仿真115 硬件验证125.1 引脚锁定125.2 验证结果136 总结与心得147 参考文献15附录一16计量模

12、块vhdl源程序16附录二17计时模块vhdl源程序17附录三18控制模块vhdl源程序18附录四19计费模块vhdl源程序191 任务解析1.1 里程计费设出租车的起价为5.00元，当里程小于3km时，按起价计算收费；当里程大于3km时每公里按1.3元计费。此模块可用vhd语言编写设计一个100进制计数器，每计一次数里程增加1km。当计数器计数到4时,费用按每计一次数,费用加1.3元。否则，费用按起价费算。1.2 等待计费等待累计时间超过2min，按每分钟1.5元计费。等待计费也可以用vhdl设计一个60进制计数器，每计一次数等待时间增加1min。当计数器计到3时，费用按每计一次数费用加1.

13、5元，否则费用不增加。1.3 显示功能 显示汽车行驶里程：用四位数字显示，显示方式为“xxxx”，单位为km。计程范围为099km，计程分辨率为1km。显示里程可用液晶显示，也可用用数码管显示，由于本次设计在gw48实验教学系统上验证，数码管直接用4位bcd码就可以显示，所以本次设计采用数码管来显示里程，计程范围为099km，即用两个数码管就可以显示里程。 显示等候时间：用两位数字显示分钟，显示方式为“xx”。计时范围为059min，计时分辨率为1min。等待时间显示也用数码管来显示，由于是两位数字显示分钟，则用两个数码管既可以来显示等待的时间。 显示总费用：用四位数字显示，显示方式为“xxx

14、.x”，单位为元。计价范围为999.9元，计价分辨率为0.1元。四位数字的显示可以用4个数码管来显示，小数点可以用一个发光二极管来显示即可。2 系统方案设计2.1 系统基本方案 根据题目要求第一节的任务解析，系统可划分为计量程模块，计时模块，控制模块，计费模块，显示模块。系统框图如图2-1-1所示。计量程模块控制模块计费模块计时模块显示模块图2-1-1 系统的总体框图2.2 系统设计原理根据设计的要求，系统的输入信号有：系统时钟信号clk，计价开始信号start，等待信号stop，里程脉冲信号fin。系统的输出信号有：总的费用mon0mon3，行驶距离（km数）run0run1，等待时间（mi

15、n）time0time3。系统的原件框图如图2-2-1所示。端口定义类型为：entity jiliang isport( clk1 : in std_logic ; -时钟信号fin : in std_logic ; -里程脉冲信号start : in std_logic ; -计价开始信号- stop : in std_logic ; -等待时间信号 run1, run0 : out std_logic_vector(3 downto 0); time1, time0 : out std_logic_vector(3 downto 0);mon3, mon2, mon1, mon0 : ou

16、t std_logic_vector(3 downto 0); end jiliang;图2-2-1 系统总的原件框图整个系统的控制为：系统有两个脉冲信号clk和里程脉冲信号fin，两个控制开关start和stop。当出租车没有行驶时，没有里程脉冲信号fin，计价开始信号start为低电平，等待信号stop为低电平，系统停止工作；当有乘客上车并开始行驶时，里程脉冲信号fin到来，即里程开始计数，这时计价开始信号start置为高电平，开始计里程价，等待信号stop为低电平；如果乘客需要停车等待，则没有了里程脉冲信号fin，开关将等待信号stop置为高电平，开始等待计时；当乘客等待结束，开关将等待

17、信号stop置为低电平，里程脉冲信号fin到来，里程继续开始计数；当乘客到目的地下车，计价开始信号start置为低电平，系统停止工作。2.3 系统流程图有了流程图，才能更好的完成本次的课程设计，本次的设计是从底层到顶层的设计过程，从底层的vhdl程序代码到顶层的例化原理图设计。对系统的总体框图进行更全面，更小的模块来分化设计便可得到设计的流程图。如图2-3-1所示为出租车价器的流程图。图2-3-1 出租车计价器的流程图开始空车等待有乘客置起步价停车，等待乘客下车乘客要求下车停车等待里程大于3km里程计价误时超过2min置误时价里程脉冲3 模块设计及仿真3.1 计量模块计量模块是在出租车在行驶的

18、过程中对量程的计数，每计一次数即行驶了1km。当行驶里程大于3km，即计数大于3时，使能信号sig0为高电平。当计数计到99时，计数从0重新开始计数。计量模块原理图如图3-1-1所示。端口定义类型为：entity jiliang isport( start , fin , clk1 : in std_logic ; sig0 : out std_logic; run1,run0 : buffer std_logic_vector(3 downto 0); end jiliang;图3-1-1 计量模块原理图计量模块的仿真波形如图3-1-2所示。由图可以看出当start为低电平时，系统停止工作，

19、当start为高电平，里程脉冲信号fin到来时，里程run开始计数，当run0大于9时，run0从0重新开始计数，run1加1，一直计到99时，重新从0开始计数，实现了100进制的计数器。当计数器计数大于3时，使能信号sig0输出高电平（当里程大于3km时每公里按1.3元计费）。图3-1-2 计量模块仿真波形图3.2 计时模块计时模块是当乘客中途有事需要等待时，对时间的计数，每计一次数即等待了1min。当等待时间大于2min，即计数大于2时，使能信号sig1为高电平。当计数计到59时，计数从0重新开始计数。计时模块原理图如图3-2-1所示。端口定义类型为：entity jishi isport

20、( start , stop , clk2 : in std_logic ; sig1 : out std_logic; time1,time0 : buffer std_logic_vector(3 downto 0); end jiliang;图3-2-1 计时模块原理图计时模块的仿真波形图如图3-2-2所示。由图可以看出当start为低电平时，系统停止工作，当start为高电平，stop为低电平时，系统不计时，当stop变为高电平，当clk2脉冲到来时，系统开始进入等待计时，当time0大于9时，time0重新开始计时，time1加1，一直计到59，重新从0开始计数。当等待时间计时大于2

21、时，使能信号sig1输出高电平。图3-2-2 计时模块仿真波形图3.3 控制模块控制模块主要通过计量模块的使能输出信号sig0和计时模块的使能输出信号sig1来控制费用的计算，当sig0为高电平时，即里程大于3km时，每公里按1.3元计费，当里程小于3km时，按起价计算收费，出租车的起价为5.00元。当sig1为高电平时，即等待累计时间超过2min时，按每分钟1.5元计费，当等待时间没有超过2min，费用不增加。所以总费用按下式计算：总费用起价费（里程3km）×里程单价等候时间×等候单价控制模块原理图如图3-3-1所示。端口定义类型为：port( start : in st

22、d_logic; sig1,sig0 : in std_logic; run1,run0, time1,time0 : in std_logic_vector(3 downto 0); cost : out integer range 0 to 999); end ctl;图3-3-1 控制模块原理图控制模块的输入信号来自计量模块与计时模块的输出信号，所以单独仿真很复杂，要与计量模块和计时模块连在一起来做仿真。如图3-3-2所示为计量模块，计时模块及控制模块的原理图。计量 图3-3-2 计量模块，计时模块及控制模块原理图模块的输入信号start，fin，clk1是系统的输入信号，输出信号sig

23、0，run1，run0作为控制模块的输入信号；计时模块的输入信号start，stop，clk2是系统的输入信号，输出信号sig1， time1，time0作为控制模块的输输入信号，start也作为控制模块的输入信号，cost为控制模块的输出信号。端口定义类型为：port( clk : in std_logic ;fin : in std_logic ;start , stop : in std_logic ; cost : out integer range 0 to 999);计量模块，计时模块及控制模块的波形仿真图如图3-3-3所示。由仿真图可以看出当start为图3-3-3 计量模块，计

24、时模块及控制模块的波形仿真图电平，fin里程脉冲信号到来时，此时stop为低电平，里程开始由0计数，当大于3kn时，使能信号sig0变为高电平，费用按每行驶1km，费用增加1.3元。当stop为高电平时，开始进入等待计数，当等待时间大于2min时，费用按每等待1min，费用增加1.5元。由于计费模块已在控制模块中实现，所以下面不在单独讨论计费模块。3.4 显示模块显示模块主要显示汽车行驶里程，等待时间，总的费用。行驶里程用四位数字显示，显示方式为“xxxx”，单位为km。计程范围为099km，计程分辨率为1km。里程用run1和run0输出，由于在系统中run和run0的类型为std_logi

25、c_vector(3 downto 0)类型，所以直接用数码管输出。等待时间用两位数字显示分钟，显示方式为“xx”。计时范围为059min，计时分辨率为1min。等待时间用time1和time0输出，time1和time0的类型为std_logic_vector(3 downto 0)类型，所以直接用数码管输出。总的费用用四位数字显示，显示方式为“xxx.x”，单位为元。计价范围为999.9元，计价分辨率为0.1元。在控制模块中输出的费用为十进制数，不能直接用数码管输出，对十进制输出可以有两种方法，如下进行讨论。方案一：把每一个十进制数用8位bcd码表示，然后用数码管输出。由于此次统统需要的计

26、价范围为999.9元，因此需要对9999个数进行bcd的编码，数量比较大，程序代码较长，所以不易采用。方案二：本次系统需要显示的最大范围是0到9999，总共四位数，可以把每一位数字先求出来，在把每位数转化为4位二进制，就可以用数码管直接输出，此方法简单，代码较短。每位数求法如下所示。其中ch0为个位数，ch1为十位数，ch2为百位数，ch3位千位数。在个位与十位之间加一个发光二极管，则可以实现小数点。ch0<= cost rem 10 ;ch1<=cost/10;ch2<=0;ch3<=0; -两位数求个位，十位的算法ch0<=(cost rem 100)rem

27、10; ch1<=(cost rem 100)/10; ch2<=cost/100;ch3<=0; -三位数求个位，十位，百位的算法ch0<=(cost rem 1000)rem 100)rem 10;ch1<=(cost rem 1000)rem 100)/10;ch2<=(cost rem 1000)/100;ch3<=cost/1000; -四位数求个位，十位，百位，千位的算法十进制数转化为4位二进制数的程序如下所示。mon0<=conv_std_logic_vector(ch0,4); -个位数转化为 4 位二进制数mon1<=co

28、nv_std_logic_vector(ch1,4); -十位数转化为 4 位二进制数mon2<=conv_std_logic_vector(ch2,4); -百位数转化为 4 位二进制数mon3<=conv_std_logic_vector(ch3,4); -千位数转化为 4 位二进制数4 系统顶层原理图及仿真4.1 系统顶层原理图根据题目要求，该系统的原理图有计量程模块，计时模块，控制模块，计费模块，显示模块组成。计费模块在控制模块中实现。系统有四个输入端口，两个脉冲信号和两个开关；八个输出端口，八个输出信号用八个数码管显示结果，两个数码管显示里程，两个数码管显示等待时间，四个

29、数码管显示总的费用。系统顶层原理图如图4-1-1所示。图4-1-1 系统的顶层原理图4.2系统顶层仿真如图4-2-2所示为系统顶层仿真波形图。由波形图可以看出，当start为低电平时，系统停止工作；当start为高电平，fin里程脉冲到来时，里程run（run1为高四位，run0为低四位）开始计数，当大于3km时，每行驶1km，费用mon（mon3为千位，mon2为百位，mon1为十位，mon为个位）增加1.3元，起价费为5.0元；当stop为高电平时，time进入等待计时，当大于2min时，每等待1min，费用mon增加1.5元，不超过2min，费用mon不增加。图4-2-2 系统顶层仿真波

30、形图5 硬件验证5.1 引脚锁定引脚锁定需要与目标芯片型号及具体的硬件开发环境相结合。本次设计所使用的试验箱在eda实验系统gw48-pk2上完成。芯片选用“cyclone”系列的“ep1c6q240c8”。本设计选择模式0，按键3和按键4分别作为start和stop的输入按钮，按键5可作为里程fin脉冲信号，clock0作为clk的时钟信号，八个数码管作为里程、等待时间、总费用的的输出显示 。在确定了设计电路的输入/输出与目标芯片引脚的链接关系后，即可进行引脚的确定。引脚锁定如图5-1-1所示。图5-1-1 系统的引脚锁定5.2 验证结果完成管脚锁定后，对设计文件进行重新编译，产生设计电路的

31、下载文件（.sof）。在gw48实验教学系统上下载.sof文件验证结果。在所有按键都没有按下时，系统停止工作，费用显示起价费5.00元。当start为高电平，fin也为高电平时，里程开始计数，当没有超过3km时，显示起价费5.00元。当大于3km时，每行驶1km，费用增加1.3元，当按下stop时，并且没有fin时，开始等待计时，当大于2min时，每等待1min，费用增加1.5元。如图5-2-1所示为系统停止工作时的验证结果，图5-2-2为里程小于3km时的验证结果，图5-2-3为里程大于3km时的验证结果，图5-2-4为等待时的验证结果。总费用起价费（里程3km）×里程单价等候时间

32、×等候单价图5-2-1 系统停止工作时的验证结果图5-2-2 里程小于3km时的验证结果图5-2-3 里程大于3km时的验证结果图5-2-4 等待时的验证结果6 总结与心得本以为这次的课程设计三周的时间很长，没想到在做的过程中才发现并不简单，因为在做的前期遇到了很多的困难，比如模块的选择，功能的实现，当确定一个模块之后，在写程序的时候会有很多的想法来实现功能，但是验证结果并不能满足要求，需要的反复的来调试验证。这次的课程设计是课程名称是eda综合设计，题目是出租车计费系统设计，所以要用上学期学的fpga的知识来设计本次课程设计，也就是用vhdl语言在quartus工具上来编写程序来实

33、现课程设计的功能。出租车的计费系统设计，要能够显示所行驶的里程，等待的时间和总的费用，行驶的里程和等待的时间比较容易实现，用vhdl写两个计数器即可实现，但是，总的费用不好实现，因为当里程大于3km时，才按每行驶1km，费用增加1.3元，当等待时间超过2min时，每等待1min，费用增加1.5元，我在做的过程中，总的费用的计算，这个模块所用的周期最长，有时候实现了里程的计费，但是，等待时间的时间不能够正确的计算，实现了等待时间的费用的功能，里程的费用又会出现偏差。所以在这一模块的调试用了很长的时间，不过，最终还是通过查阅资料，通过老师的指导和同学的帮助，所有功能都可以很好的实现。通过这次的课程

34、设计，我发现自己对eda掌握还有很大的欠缺，对vhdl的语法不熟练，想一些对一个数的取余及取模，在未做课设之前都不知道如何用。不过，通过这次的课程设计，我已经学会了关于fpga更多的知识，了解到vhdl语言和c语言还是有很大的区别的，知道了fpga有很多的优点。通过设计使自己懂得了理论知识是要和实际结合使用才能感觉到理论知识的价值，没有实际的操作，没理论的知识的时候感觉学了没啥大的用处，但是当与实际结合的时候，才发现没有理论知识时无法完成一项设计的，所以不管是不是理论知识对我们有没有用，学了总归是对我们有好处的。综合运用eda技术，加强了独立完成一个课题的设计，通过运用所学的知识，解决实际问题

35、的能力；结合理论知识，巩固了阅读参考资料、文献、手册的能力；进一步熟悉eda技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用的技巧。最后还要感谢我们的张老师和刘老师，老师循循善诱的教导和不拘一格的思路的给予我无尽的启迪。他门渊博的知识，耐心的指导，以及务实的研究态度，使我深受感动，并且顺利的完成了本次的课程设计。同时还要感谢帮助过我的同学，谢谢你们队对我的帮助和支持。7 参考文献1 潘松 黄继业附录一计量模块vhdl源程序library ieee;use ieee.std_logic _1164.all;use ieee.std_logic _arith.all;use

36、 ieee.std_logic _ unsigned.all;entity jiliang isport( start : in std_logic; fin : in std_logic; clk1 : in std_logic; sig0 : out std_logic; run1,run0 : out std_logic_vector(3 downto 0); end jiliang;architecture one of jiliang issignal r1，r0 : std_logic_vector(3 downto 0)beginprcess(clk1)bengin if clk

37、1'event ang clk1='1' then if start ='0' then -当start为低电平时，停止工作 sig0<='0'r1<="0000"r0<="0000" elsif fin='1' then -当stop为低电平时, fin脉冲到来时，km0，km1进行计数 if r0="1001" then r0<="0000" if r1="1001" then r1<=&q

38、uot;0000" -计程范围为099km else r1<=r1+1; end if ; else r0<=r0+1; end if; if r1 & r0>"00000010" then sig0<='1' -当里程大于3km时, en0<='1' else sig0<='0' end if ; else sig0<='0' end if ; end if ;run1<=r1; run0<=r0; end process ;end on

39、e ; 附录二计时模块vhdl源程序library ieee;use ieee.std_logic _1164.all;use ieee.std_logic _arith.all;use ieee.std_logic _ unsigned.all;entity jishi isport( start : in std_logic; stop : in std_logic; clk2 : in std_logic; sig1 : out std_logic; time1,time0 : out std_logic_vector(3 downto 0); end jishi;architectur

40、e one of jishi issignal t1，t0 : std_logic_vector(3 downto 0)beginprcess(clk2)benginif clk2'event and clk2='1' then if start ='0' teen -当start为低电平时，停止工作 sig1<='0't1<="0000"t0<="0000" else stop='1' then -当start为高电平，开始计数,当stop为高电平时，进入等待计时

41、 if t0="1001" then t0<="0000" if t1="0101" then t1<="0000" else t1<=t1+1; end if ; else t0<=t0+1; end if ; if t1 & t0>"00000001" then sig1<='1' -等待累计时间超过2min,en1<='1' else sig1<='0' end if ; else si

42、g1<='0' end if ; end if ;time1<=t1; time0<=t0;end process ;end ; 附录三控制模块vhdl源程序library ieee;use ieee.std_logic _1164.all;use ieee.std_logic _arith.all;use ieee.std_logic _ unsigned.all;entity ctl isport( start : in std_logic; sig1 : in std_logic; sig0 : in std_logic; run1,run0 : in

43、std_logic_vector(3 downto 0); time1,time0 : in std_logic_vector(3 downto 0); cost : out tnteger range 0 to 9999); end ctl;architecture one of ctl is signal a1 : tnteger range 0 to 9999; signal a2 : tnteger range 0 to 9999; signal b1 : tnteger range 0 to 9999; signal b2 : tnteger range 0 to 9999; sig

44、nal fee3,fee2,fee1,fee0 : tnteger range 0 to 9999; begin process(start,sig1,sig0,run1,run0,time1,time0)beginif start='0' then fee3<=0; fee2<=0;fee1<=0;fee0<=0; -start为低电平，停止工作 else if sig0='1' then if run1="0000" then a1<=13*(conv_integer(run0)-3);a2<=13*c

45、onv_integer(run1)*10 ; fee0<=a1+a2+50; else a1<=13*conv_integer(run0);a2<=13*conv_integer(run1)*10 ; fee1<=a1+a2-39+50; end if ; end if ; if sig1='1' then if time1="0000" then b1<=15*(conv_integer(time0)-2);b2<=15* conv_integer (time1)*10 ;fee2<=b1+b2; else b1&

46、lt;=15*conv_integer(time0); b2<=15*conv_integer(time1)*10 ; fee3<=b1+b2-30; end if ; end if ; if (run1="0000" and time1="0000") then cost<=fee0+fee2; end if ; if (run1>"0000" and time1="0000") then cost<=fee1+fee2; end if ; if (run1="0000&q

47、uot; and time1>"0000") then cost<=fee0+fee3; end if ; if (run1>"0000" and time1>"0000") then cost<=fee1+fee3; end if ; end if ; end process ;end one ;附录四计费模块vhdl源程序library ieee;use ieee.std_logic _1164.all;use ieee.std_logic _arith.all;use ieee.std_logic _ unsigned.all;entity ctl isport( cost : in tnteger range 0 to 9999; mon0,mon1,mon2,mon3 : out std_logic_vector(3 downto 0); end jifei;architecture one of jifei is signal ch3,ch2,ch1,ch0 : tnteger range 0 to 9; signal temp : std_logic_vector(1 downto