集成电路设计-part1-5

1、模拟和数字集成电路数字电路 CMOS=Low Power？功耗 PCLVdd2f 降低Vdd（需降低Vth以保持速度） 控制信号变化频度 减少有效的负载电容速度 DelayCLVdd/I功耗延时积 PTdCL2Vdd噪声容限、集成度、成品率 模拟电路更复杂的trade-off Speed-Accuracy-Power CMOS=Low Power? Lower Voltage=Low Power？ 选择什么工艺（BJT、CMOS还是GaAs） 特征尺寸的不断减少带来了？偏置的重要性 为什么我的放大器不放大？模型的重要性 你的噪声真的那么低吗？设计成本、制造成本、性能指标版图设计数字电路和模拟电

2、路的首要目标不同数字电路关注的是面积什么都是最小化自动布局布线工具模拟电路关注的是功能电路性能、匹配、速度等没有EDA软件能全自动实现，所以需要手工处理数字电路版图设计要关注：速度负载能力所用的面积Matching（匹配），精确的宽长比（W/L），噪声（noise）等因素不是非常重要。模拟电路版图设计首先考虑三大问题此电路是做什么用的 确定一些问题，如隔离、匹配、布局等需要多少电流金属线宽（外部互连，内部源漏）电流流动方向匹配性问题数字集成电路的实现CustomStandard CellsCompiled CellsMa cro CellsCell-basedPre-diffused(Gate

3、 Arrays)Pre-wired(FPGAs)Array-basedSemicustomDigital Circuit Implementation Approaches半定制和全定制半定制和全定制按版图设计自动化程度分:手工设计、半自动设计和全自动设计按版图结构及制造方法分:半定制（semi-custom）和全定制（full-custom）。2021-10-177半定制设计门阵列一、门阵列设计模式母片结构 门阵列设计模式（gate array design style）又称为母片（master slice）法。它预先设计和制造好各种规模的母片，如1000门，3000门，5000门，1000

4、0门母片上除其金属连线及引线孔以外的各层图形均是固定不变的，且以阵列形式排列。2021-10-178母片2021-10-179半定制设计门阵列基本单元 在门阵列母片中，一个基本单元是以三对或五对管子组成，基本单元的高度，宽度都是相等的，并按行排列。2021-10-1710半定制设计门阵列单元库中存放的信息：NAND3电路图逻辑图版图：孔、引线扇入，扇出门延迟时间2021-10-1711半定制设计门阵列单元库 单元库中存有上百种不同功能的单元电路，这些单元作为系统设计的基础，可以重复使用。门阵列的生产制造可以分为两个相对独立的过程：l 第一个过程是母片的制造，同时提供与之配套的单元库。l 第二个

5、过程是根据用户所要实现的电路，完成母片上电路单元的布局及单元间连线。然后对这部分金属线及引线孔的图形进行制版、流片。2021-10-1712半定制设计门阵列门阵列设计的优点：（1）事先制备母片，使设计周期缩短。（2）母片及库单元都是事先设计好，并经过验证。因此，正确性得到保证。（3）门阵列模式非常规范，自动化程度高。（4）价格低，适合于小批量的ASIC设计。2021-10-1713半定制设计门阵列门阵列设计的缺点：（1）芯片利用率低，70%左右。（2）不够灵活，对设计限制得太多。（3）布通率不能做到100%布通，要人工解决剩线问题。2021-10-1714半定制设计门阵列半定制设计标准单元设计

6、2021-10-1715ABCDABCDBBABBCD CABCDVDDGND单元库空单元走线道第一层金属第二层金属压焊块单元库 存放有200种左右，包括逻辑符号、电路图和物理版图的“标准单元”，以供用户设计不同的芯片。这些单元的逻辑功能，电性能及几何设计规则等都是经过验证和分析的。与门阵列库单元不同的是，这里的物理版图是从最低层到最高层各层图形都包括在内。2021-10-1716半定制设计标准单元设计标准单元布图方法 在布图时，从单元库中调出标准单元按行排列，行与行之间留有布线通道，同行或相邻行的单元相连可通过单元行的上、下通道完成。隔行单元之间的垂直方向互连则必须借用事先预留在“标准单元”

7、内部的走线道（feed-through）或在两单元间设置的“走线道单元”（feed-through cell）或“空单元”（empty cell）来完成连接。2021-10-1717半定制设计标准单元设计标准单元模式的优点：（1）比门阵列更加灵活的布图方式。（2）可以解决布通率问题，达到100%布通率。（3）“标准单元”预先存在单元库中，可以提高布图效率。（4）标准单元设计模式，由于其自动化程度高、设计周期短、设计效率高。十分适用于ASIC的设计，是目前应用最广泛的设计方法之一。2021-10-1718半定制设计标准单元设计标准单元的改进 随着集成电路工艺的发展，标准单元布图方式也在不断的改进

8、，由于增加了布线层数（37层）和采用“跨单元布线”（over-cell routing）技术，可允许出现不等高的单元，而单元引线端的位置也可以任意，不一定要在单元的上下边界上，这样有利于提高芯片的利用率。由此造成布线通道的不规则性，给自动布线算法带来了一定难度。 目前，出现了无通道的标准单元。2021-10-1719半定制设计标准单元设计2021-10-1720半定制设计标准单元设计CMOS门电路反相器CMOS门电路CMOS异或门CMOS门电路一位全加器标准单元布图模式存在的问题 当工艺更新之后，标准单元库要随之更新，这是一项十分繁重的工作。为了解决人工设计单元库的费时问题。目前，几乎所有在市

9、场上销售的IC CAD系统，如Cadence，Mentor, Synopsys等都有标准单元自动设计工具。 目前，设计重用（Reuse）技术也可用于解决单元库的更新问题。2021-10-1724半定制设计标准单元设计现场可编程门阵列（Field Programmable Gate Array）是一种可编程器件，它是近些年迅速发展起来的，用于ASIC设计的一种新方法。FPGA提供了用户可编程和自己制造的能力，极大地缩短了设计和制造时间。2021-10-1725半定制设计现场可编程门阵列（FPGA）2021-10-1726系统/逻辑设计 模拟验证 布图 编程文件母片在IC 工厂： 母片在用户现场：

10、未编程半成品掩膜编程测试、划片、封装 用户产品编程器现场编程 测 试 检验 用 户 产品半定制设计现场可编程门阵列（FPGA）未编程半成品全定制设计 全定制设计中的往往需要手工参与，因为目前还没有一个很完善的全定制设计的EDA工具。由于全定制设计是一种很少受约束的设计技术，当对一个全新的芯片进行设计时，手工设计仍然被许多半导体厂商所广泛使用。手工参与设计的实质是把一个设计划分为若干过程，然后由精通逻辑，精通电路，精通版图等专家各自去完成任务，而在各部分任务中，可以有相应的EDA工具支持。2021-10-1727 通常情况下，全定制设计中模块的外形和放置位置都没有限制，除了模块所占区域以外的芯片

11、区域都是布线区。模块上也可以走三层以上的金属线。因此，全定制设计模式除了要遵循基本的几何设计规则，如：线宽、线间距、覆盖、露头等，没有任何其它的物理限制。CAD工具：基于几何图形的交互图形编辑2021-10-1728全定制设计全定制设计由于手工设计方法不可避免地会产生错误。因此，必须在版图编辑后进行版图验证。版图验证包括设计规则检查、电学规则检查、版图与原理图对照检查以及电路网表提取，版图寄生参数提取和后模拟。CAD公司在提供交互图形编辑软件的同时，也提供版图验证软件。Cadence的Dracula就是一个十分著名的版图验证软件。一个性能良好的版图验证软件可以将设计错误消灭在芯片制造之前，确保

12、芯片的正确性和一定的成品率。2021-10-1729不同设计方法比较 设计方法的选择与芯片性能要求、产品上市时间以及产品产量有关。2021-10-1730表一表一 各种设计模式的版图结构各种设计模式的版图结构 设计模式设计模式全定制全定制标准单元标准单元门阵列门阵列FPGA单元外形单元外形 可变可变固定高度固定高度不变不变不变不变单元类型单元类型 可变可变可变可变固定固定可编程可编程单元布局单元布局 可变可变按行按行固定固定固定固定连连 线线 可变可变可变可变可变可变可编程可编程表二表二 不同的设计模式的芯片面积、性能和掩膜制作方式不同的设计模式的芯片面积、性能和掩膜制作方式设计模式设计模式全

13、定制全定制标准单元标准单元门阵列门阵列FPGA芯片面积芯片面积小小较小较小中等中等大大芯片性能芯片性能高高较高较高中等中等低低制作掩膜制作掩膜全部全部全部全部金属连线及孔金属连线及孔不需要不需要2021-10-1731不同设计方法比较 大批量的产品，如微处理器，存储器等宜采用全定制设计方法。小批量ASIC产品则采用半定制的门阵列或宏单元阵列设计方法。单件、批量很小的产品、试验电路则采用FPGA设计方法。电性能要求较高，而批量较小的产品，或中批量产品则采用标准单元设计方式。2021-10-1732不同设计方法比较不同设计方法比较 芯片费用公式： 每个芯片的总费用： N：总产量 Cp：每个圆片的制

14、造费用 CD：设计及制版费 n：圆片上芯片数 y：圆片成品率2021-10-1733)/(/ynCNCCPDT不同设计方法比较从设计规模考虑：设计成本、效率、质量、是相互制约的。如果设计一个高质量的版图，需要付出较高的成本，同时使设计效率下降。反之，如果要求低成本和较高效率，那么往往要在设计质量上作出某些让步。2021-10-17342021-10-1735设计成本集成度a0a1人工半自动全自动不同设计方法比较当规模较小时，人工设计质量高，但成本并不高。但当规模当规模较小时，人工设计质量高，但成本并不高。但当规模大时，人工设计成本迅速增加而显示出自动设计的优越性。大时，人工设计成本迅速增加而显

15、示出自动设计的优越性。而半自动设计在而半自动设计在a0、a1区显示出其低成本的优越性。区显示出其低成本的优越性。从设计产品的产量考虑： 芯片生产中平均每个管子的成本C可用下式表示： 当产量很低时，第一项设计成本起主要作用，当产量很高时，单个芯片生产成本起主要作用。2021-10-1736总产量芯片上晶体管数总产量单个芯片生产成本芯片设计成本)()(C不同设计方法比较模拟电路模拟电路版图设计在模拟电路板图设计时，要着重考虑以下几点：宽长比要准确 I=(K/2 )*(W/L)(V-Vt)2串联源端和漏端以减小杂散阻抗减小栅极的串联阻抗对于宽长比较大的晶体管，最好拆分成几个晶体管并联的形式（如梳状栅

16、结构）匹配问题差分对、电流镜差分对、电流镜误差误差集成电阻电容，2030合适匹配后，150.1%工艺导致不匹配工艺导致不匹配不统一的扩散不统一的注入CMP后的不完美平面片上变化导致不匹配片上变化导致不匹配温度梯度电压变化模拟电路版图设计匹配和对称中心思想：使所有的东西尽量理想，使要匹配的器件被相同的因素以相同的方式影响202019192 22.052.05202020.520.52 21.91.9匹配问题16.4%16.4% 电流成比例关系的MOS管，应使电流方向一致，版图中晶体管尽量同向，开关管可以忽略。1.在处理匹配性要求高的对管（如差分输入对管）时，采用交叉对称的结构比较好。下图为晶体管

17、交叉对称 。管子的匹配 ABA管子的匹配 2.2.配置配置dummydummy器件，使版图周边条件一致，结构更加对器件，使版图周边条件一致，结构更加对称。称。dummy电容的使用 为了使得器件B周边的电特性比较一致周边的电特性比较一致，会在版图中加入dummy cell（如下图中右边的电容），尽管它在电路中是多余的。虚拟器件（dummy Element）如果周边环境不同，会使工艺中的刻蚀率不同，比如：线宽大，刻蚀率大，刻蚀的快。刻蚀的快慢会影响线电阻等电学参数。尺寸较大的管子被拆成小管子并联时，要在两端的小管的栅旁加上dummy gate，这样可以保证比较精确的电流匹配。而且这种dummy g

18、ate的宽度可以比实际的栅宽小。各个小管子的gate 最好用metal联起来，如果用poly连会引起刻蚀率的偏差。dummy器件虚拟器件（dummy Element）dummy器件图例图例虚拟器件（dummy Element）虚拟器件（dummy Element）电阻的匹配电阻的匹配电阻的匹配共质心版图电阻的匹配虚拟器件（dummy Element）电容的匹配采用匹配方式的相对精确度 MOS管阵列的实现MOS管串联MOS管阵列的实现MOS管并联MOS管阵列的实现MOS管复联常用版图设计技巧1、合并公共区域常用版图设计技巧1、合并公共区域常用版图设计技巧2、布线常用版图设计技巧3、利用EDA工具

19、提高设计速度 大量重复的单元，可以将其设计好后放在库中保存，需要时作为instance调用常用版图设计技巧4、利用空的区域多放置阱和衬底连接5、高度固定、宽度可变的单元设计CMOS放大器CMOS放大器CMOS放大器模拟集成电路版图设计部分经验一些小提示：不要受最小尺寸限制，适当放大间距、宽度之类不要用最小线宽布线，而更应关注寄生电阻是否较低多打通孔，既保证连接，又减小寄生电阻尽量让所有的管子保持在同一个方向对于模拟电路，不要在模块上、或者任何元件上，走信号线敏感信号和比较噪的信号线不要经过任何元件上方信号线不要经过电容上方模拟集成电路版图设计部分经验一些小提示提前关注敏感信号和比较噪的信号，想

20、好是否屏蔽或者如何屏蔽电源线宽度尽量宽些高频信号线，尽量用寄生电容最小的那层金属走线不要让噪声进入衬底如果版图看起来很漂亮，简单的，对称的，很好的信号流，没有交叉那么它将很好地工作。设想自己是一个电子。了解工艺流程不要过分要求版图设计版图设计 版图设计过程大多数基于单元库实现（1）软件自动转换到版图，可人工调整（规则芯片）（2）布图规划（floor planning) 工具 布局布线（place & route）工具 布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布（3

21、）全人工版图设计：人工布图规划，提取单元， 人工布局布线（由底向上： 小功能块到大功能块）66全定制IC设计流程前端设计和仿真版图设计、验证、提取和后仿真版图设计版图设计 版图设计的准备工作版图设计的准备工作 在进行版图设计以前，必须进行充分的准备工作。一般包括以下几方面。 了解工艺现状，确定工艺路线了解工艺现状，确定工艺路线 确定选用标准pn结隔离或对通隔离工艺或等平面隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚度、横向腐蚀等多因素的限制。套刻精度与光刻机

22、的精度和操作人员的熟练程度关系密切。 70版图设计的准备工作 要了解采用的管壳和压焊工艺。封装形式可分为金属圆筒塑(TO-5型)、扁平封装型和双列直插型(DIP)等多种，管芯压点分布必须和管壳外引脚排列相吻合。当采用热压焊时，压焊点的面积只需70m70m，超声压焊需100m100m 125m25m，金丝球焊需125m 125m，金丝球焊牢固程度高，金丝在靠近硅片压点处是垂直的，可压到芯片纵深处(但必须使用温度SiO2纯化层)，使用起来很灵活。71版图设计的准备工作 解剖同类型的解剖同类型的ICIC的产品的产品 解剖同类型IC产品，可作为自己设计和生产的借鉴。解剖工作包括版图分析和基本尺寸的测量

23、，元件性能测试和工艺解剖和分析三个方面。通过版图分析和基本尺寸的测量可获得实际的线路图和逻辑功能图，可了解到版图布局，还可取得各种元件尺寸的数据以了解其它单位或国外制版和光刻水平。但应注意“侵权”问题。72人工全定制版图设计方法1、自上而下的分层设计方法1）设计分析 确定电路的主要单元、次主要单元和次要单元 主要单元： 对电路性能影响大 对版图面积、布局影响大2）芯片布局设计 确定各个单元的位置、方向、压点分布、电源线、地线及主要信号线的走向。人工全定制版图设计方法例：CPU电路单元布局先确定主要单元ALU的位置和尺寸人工全定制版图设计方法3）单元内部布局设计把每个单元分成许多小单元，完成单元

24、内各个子单元的布局以及各个子单元之间的连接关系，给出布局框图人工全定制版图设计方法2、自下而上的单元设计 元器件级的设计是从最小的叶单元开始逐层向上设计。 叶单元子单元单元整个芯片 棍棒图确定版图的拓扑结构 全定制方法和半定制方法相结合3、电路或电路参数调整77单元库中基本单元单元库中基本单元较小的功能块较小的功能块总体版图总体版图版图检查与验证版图检查与验证布局布线布局布线布局布线布局布线较大的功能块较大的功能块布局布线布局布线布图规划布图规划人工全定制人工全定制版图设计典版图设计典型过程型过程TANNER 工具介绍TANNER包含的软件1、S-Edit 电路图绘制2、T-Spice 电路分

25、析与模拟3、W-Edit 显示T-Spice模拟结果4、L-Edit 布局（版图）编辑 L-Edit/Extract 布局提取软件 L-Edit/DRC 设计规则检查器 L-Edit/SPR 标准单元自动布局布线5、LVS 布局结果与电路图的比对Tanner pro 的设计流程L-edit 简介L-Edit是专用集成电路设计软件Tanner Tools中的主要版图设计软件，主要功能是应用于版图设计。L-Edit最大的特点是速度快、功能强、使用方便和分层设计。用户在设计版图时，所用的每一种颜色将代表一种掩膜层，并且每层间相互独立，这种功能是普通绘图工具所不具备的。L-edit 简介集成电路设计近

26、年来发展相当迅速，许多设计需要借助计算机辅助设计软件。作为将来从事集成电路设计的工作人员，至少需要对版图有所了解，但是许多软件（如cadence）是在工作站上执行的，不利于初学者。L-Edit软件是基于PC上的设计工具，简单易学，操作方便，通过学习，掌握版图的设计流程。利用L-EDIT进行版图绘制步骤简介设计参数的设置NMOS管的版图设计反相器的版图设计L-EDIT的界面2021-10-1784L-Edit画版图的步骤1、将屏幕改为256色，打开L-Edit程序，系统自动将工作文件命名为Layout1.sdb；2、选择save as命令，将文件另存为新文件名；3、取代设定：选择Replace

27、setup命令，进行设计规则取代；4、编辑组件，进行环境设定：选择setupdesign命令对单位格点等进行设定；5、选取图层;6、选择绘图形状;2021-10-1785L-Edit画版图的步骤7、设计规则检查;8、检查错误：选择fileopen命令打开错误记录文件cell0.drc进行查看错误,利用toolsclear error layer命令可清除错误符号;9、移动对象：利用alt加鼠标拖曳的方式修改对象的大小;2021-10-1786L-Edit画版图的步骤1 1、将屏幕改为、将屏幕改为256256色，打开色，打开L-EditL-Edit程序，系统程序，系统自动将工作文件命名为自动将工

28、作文件命名为Layout1.tdbLayout1.tdb并显示在并显示在窗口的标题栏上。窗口的标题栏上。2021-10-1787L-Edit画版图的步骤2 2、选择、选择File-SaveFile-Save，或，或file-save asfile-save as命令，将文件命令，将文件另存为新文件名；另存为新文件名；2021-10-1788L-Edit画版图的步骤3 3、取代设定：选择、取代设定：选择Replace setupReplace setup命令，进行命令，进行设计规则取代；设计规则取代；2021-10-1789L-Edit画版图的步骤4 4、编辑组件，进行环境设定：选择、编辑组件，

29、进行环境设定：选择setupsetupdesigndesign命令对单位格点等进行设定；命令对单位格点等进行设定；2021-10-1790L-Edit画版图的步骤5 5、选取图层：、选取图层：2021-10-1791L-Edit画版图的步骤6 6、选择绘图形状：、选择绘图形状：2021-10-1792L-Edit画版图的步骤7、选择ToolsDRC进行设计规则检查：2021-10-1793L-Edit画版图的步骤8、检查错误：选择fileopen命令打开错误记录文件cell0.drc进行查看错误,利用toolsclear error layer命令可清除错误符号;2021-10-1794L-E

30、dit画版图的步骤9、移动对象：利用alt加鼠标拖曳的方式修改对象的大小;2021-10-1795设计环境的设置选择选择setupdesignsetupdesign命令对单位格点等进行设定。命令对单位格点等进行设定。2021-10-1796设计图层的定义设计参数的设置要用到的设计规则： p阱之间间距8um. Pwell to pwell spacing =8um P阱对有源区的最小覆盖4um p-well surround active =4um 有源区最小宽度4um Active mininum width =4um 有源区最小间距4um Active to Active Spacing =

31、4um设计参数的设置 多晶硅条最小宽度2 um Poly minum width =2 um 多晶硅条最小间距2 um poly to poly spacing=2 um 离子注入区对有源区最小覆盖4 um p-select surround active=4 um n-select surround active =4um 铝引线孔3*3 um*um Metal1 Contact Exact Size =3um设计参数的设置铝条最小宽度4um Metal1 Minimum Width =4um铝条间距最小4um Metal1 to Metal1 Spacing=4um 铝条对铝引线孔最小覆盖

32、1um Metal1 surround Contact=1um 引线孔距扩散区最小距离2um Metal1 Contact to P-Select spacing=2um Metal1 Contact to N-Select spacing=2umL-EDIT中设计规则的设置(一)、设计规则的类型 Minimum WidthMinimum Width Exact WidthExact Width Not ExistNot Exist SpacingSpacing SurroundSurround OverlapOverlap ExtensionExtension DensityDensity2

33、021-10-17101L-EDIT中设计规则的设置（1）Minimum Width 该层上所有object在任意方向上的宽度2021-10-17102L-EDIT中设计规则的设置(2) Exact width 该层上所有object在特定方向上的准确宽度2021-10-17103L-EDIT中设计规则的设置（3）Not ExistNot Exist 在指定的层上，所有object都不能存在。这是唯一不含距离的规则2021-10-17104L-EDIT中设计规则的设置（4）SpacingSpacing在指定的层上或者在指定的两层之间的object的最小间距2021-10-17105L-EDIT

34、中设计规则的设置（5）SurroundSurround 一个层上的物体，在每个方向上，被另一层上的物体至少要环绕x个单位2021-10-17106L-EDIT中设计规则的设置（6）OverlapOverlap一个层上的物体必须与另一个层上的物体交叠的最小尺寸。Objects which overlap more than the specified distance or whose edges coincide are not considered in violation of overlap rules.（重叠大于规定距离或边缘重合都不算违规）2021-10-17107L-EDIT中设计

35、规则的设置（7）ExtensionExtensionu一个层上的物体必须超过另一个层上的物体的边界的最小尺寸。当：距离超过指定数字、只有一边刚好重合，其他都在物体之外、被完全surround的时候，不算是违背规则2021-10-17108设置设计规则选择ToolsDRC setup进行设计规则设置2021-10-17109设置设计规则设置完成画画NMOSNMOS版图版图1、新建一个new cell2021-10-17111画画NMOSNMOS版图版图2、绘制各个图层2021-10-17112画画NMOSNMOS版图版图3、设计规则检查：版图必须配合设计规则进行绘制，利用DRC可以确保流程效率。

36、进行DRC检查后保存结果。2021-10-17113画反相器版图画反相器版图2021-10-17114画反相器版图画反相器版图第一步：新建一个第一步：新建一个cellcell第二步：使用已画好的第二步：使用已画好的cellcell copycopy instanceinstance flattenflatten2021-10-17115画反相器版图画反相器版图第三步：画第三步：画pmospmos cellcell Notice：the W/ L.2021-10-17116画反相器版图画反相器版图第四步：使用第四步：使用nmosnmos和和pmospmos cellcell，画信号连接线，画信号

37、连接线2021-10-17117画反相器版图画反相器版图第五步：画阱接触孔第五步：画阱接触孔2021-10-17118版图设计版图设计 版图验证与检查 DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查 POST SIMULATION：后仿真（提取实际版图参数、电阻、电容，生成带寄生量的器件级网表，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等)，产生测试向量 软件支持：成熟的CAD工具用于版图编辑、人机交互式布局布

38、线、自动布局布线以及版图检查和验证119DRCDRCDRCAND active pimp pdiffAND active pimp pdiffNOT active pdiff ndiffNOT active pdiff ndiffSELECT ndiff INSIDE nwell ntapSELECT ndiff INSIDE nwell ntapNOT ndiff ntap nsdgNOT ndiff ntap nsdgSELECT pdiff OUTSIDE nwell ptapSELECT pdiff OUTSIDE nwell ptapNOT pdiff ptap psdgNOT pd

39、iff ptap psdgOR nsdg psdg sdgOR nsdg psdg sdgOR ptap ntap tapOR ptap ntap tapOR psdg ptap pplusOR psdg ptap pplusOR nsdg ntap nplusOR nsdg ntap nplusAND poly1 nsdg ngateAND poly1 nsdg ngateAND poly1 psdg pgateAND poly1 psdg pgateDRCWIDTH nwell LT 3.0 output TBa 1WIDTH nwell LT 3.0 output TBa 1ENCTO psdg nwell LT 1.8 output TBf 1ENCTO psdg nwell LT 1.8 output TBf 1ENCTO ntap nwell LT 0.4 output TBd 1ENCTO ntap nwell LT 0.4 output TBd 1EXTTO ptap nwell LT 0.4 output TBg 1EXTTO ptap nwell LT 0.4 output TBg 1L-Edit/Extract 布局提取软件辨认几何图形上的单元连接描述