第4章存储系统

1、嵌入式系统原理与实验嵌入式系统原理与实验 14.1 存储器的基本原理存储器的基本原理4.2 存储器的构成存储器的构成4.3 8086CPU的存储器扩展的存储器扩展嵌入式系统原理与实验嵌入式系统原理与实验 2nRAM：随机访问存储器随机访问存储器nSRAM：静态存储器静态存储器nStatic random access memorynDRAM：动态存储器动态存储器nDynamic random access memorynROM：只读存储器只读存储器nRead only memory4.1 存储器的基本原理存储器的基本原理嵌入式系统原理与实验嵌入式系统原理与实验 31. SRAM存储器存储器T1

2、T4构成双稳态触发器数据读出时，X、Y译码线为高数据写入时，I/O数据准备好，然后X、Y译码线为高特点：速度快、电路复杂嵌入式系统原理与实验嵌入式系统原理与实验 4SRAM存储器芯片结构存储器芯片结构 行行 地地 址址 数数 据据 控控 制制 列列 地地 址址 存储单元阵列 存储单元阵列 存储单元阵列 行 地 址 译 码 行 选 择 驱 动 存储单元阵列 列 I/O 电路 列选择驱动 列地址译码 数据 驱动 输入数据 控制 嵌入式系统原理与实验嵌入式系统原理与实验 510241位结构芯片内部框图位结构芯片内部框图嵌入式系统原理与实验嵌入式系统原理与实验 6SRAM芯片的引脚信号芯片的引脚信号S

3、RAM芯片的控制信号：芯片的控制信号：nADDn地址信号，在芯片手册中通常表示为地址信号，在芯片手册中通常表示为A0，A1，A2，。nCSn芯片选择，低电平时表示该芯片被选中。芯片选择，低电平时表示该芯片被选中。nWEn写允许，低电平表示写操作，高电平表示读操作。写允许，低电平表示写操作，高电平表示读操作。nDoutn数据输出信号，在芯片手册中通常表示为数据输出信号，在芯片手册中通常表示为D0，D1，D2，。nDinn数据输入信号，也表示为数据输入信号，也表示为D0，D1，D2，。nOEn数据输出允许信号。数据输出允许信号。嵌入式系统原理与实验嵌入式系统原理与实验 7SRAM时序时序n读周期读

4、周期：n地址有效地址有效CSCS有效有效数据输出数据输出CSCS复位复位地址撤销地址撤销n写周期写周期：n地址有效地址有效CSCS有效有效数据有效数据有效CSCS复位（数据输入）复位（数据输入）地址撤销地址撤销 tRC tAADD tCO tOTDCS tOHA tCXDout(a) 读周期 tWCADD tAWWE tOTWCSDout tDS tDHDin(b) 写周期图 3-12 静态存储器的读写周期嵌入式系统原理与实验嵌入式系统原理与实验 8A0A12：地址线：地址线D0D7：数据线：数据线WE：写允许信号，低有效：写允许信号，低有效OE：读允许信号，低有效：读允许信号，低有效CE、C

5、S：选片信号：选片信号Vcc（28）、）、GND（14）：）：SRAM 6264嵌入式系统原理与实验嵌入式系统原理与实验 92. DRAM存储器存储器动态动态RAM是以是以MOS管源极电容是否充有电荷来存储信息管源极电容是否充有电荷来存储信息的，其基本单元如下图所示。的，其基本单元如下图所示。由于只用一个由于只用一个MOS管，所以功耗很低，存储容量可做得管，所以功耗很低，存储容量可做得很大。它是由很大。它是由T管和寄生电容管和寄生电容Cs组成的。组成的。 嵌入式系统原理与实验嵌入式系统原理与实验 10DRAM芯片的引脚信号芯片的引脚信号DRAM芯片增加的控制信号：芯片增加的控制信号：RAS*

6、行地址选通信号行地址选通信号CAS* 列地址选通信号列地址选通信号nADDn地址信号，在芯片手册中通常表示为地址信号，在芯片手册中通常表示为A0，A1，A2，。nCSn芯片选择，低电平时表示该芯片被选中。芯片选择，低电平时表示该芯片被选中。nWEn写允许，低电平表示写操作，高电平表示读操作。写允许，低电平表示写操作，高电平表示读操作。nDoutn数据输出信号，在芯片手册中通常表示为数据输出信号，在芯片手册中通常表示为D0，D1，D2，。nDinn数据输入信号，也表示为数据输入信号，也表示为D0，D1，D2，。nOEn数据输出允许信号。数据输出允许信号。嵌入式系统原理与实验嵌入式系统原理与实验

7、11RAS：行选通信号：行选通信号 CAS：列选通信号：列选通信号WE：读：读/写控制，写控制，1为读，为读，0为写为写Din： 数据输入数据输入 Dout：数据输出：数据输出嵌入式系统原理与实验嵌入式系统原理与实验 12DRAM时序（一）时序（一）n读周期：读周期：n行地址有效行地址有效行地址选通行地址选通列地址有效列地址有效列地址选通列地址选通数据输出数据输出行选通、行选通、列选通及地址撤销列选通及地址撤销RASCASADDWEDout(a) 读周期tCAStRCStRCHtRACtCACtDOHtCYCtRAStAHtASCtAHtASR嵌入式系统原理与实验嵌入式系统原理与实验 13DR

8、AM时序（二）时序（二）n写周期：写周期：n行地址有效行地址有效行地址选通行地址选通列地址、数据有效列地址、数据有效列地址选通列地址选通数据输入数据输入行行选通、列选通及地址撤销选通、列选通及地址撤销 CASaddressWEDin(b) 写周期图 3-13 动态存储器的读写周期tRAStCYCRAStCAStAHtAHtASRtASCtRWLtWCHtCWLtWPtDStDH嵌入式系统原理与实验嵌入式系统原理与实验 14DRAM时序（三）时序（三）n刷新周期：刷新周期：nRAS only：刷新行地址有效刷新行地址有效RAS有效有效刷新行地址和刷新行地址和RAS撤销撤销nCAS before

9、RAS：CAS有效有效RAS有效有效CAS撤销撤销RAS撤销撤销nhidden：（：（在访存周期中）在访存周期中）RAS撤销撤销RAS有效有效嵌入式系统原理与实验嵌入式系统原理与实验 15DRAM时序（四）时序（四）n刷新周期：刷新周期：nRAS only：刷新行地址有效刷新行地址有效RAS有效有效刷新行地址和刷新行地址和RAS撤销撤销nCAS befor RAS：CAS有效有效RAS有效有效CAS撤销撤销RAS撤销撤销nhidden：（：（在访存周期中）在访存周期中）RAS撤销撤销RAS有效有效 tRASRAS tCSR tCHRCAS地址(b) CAS*在 RAS*之前的刷新嵌入式系统原理

10、与实验嵌入式系统原理与实验 16DRAM时序（五）时序（五）n刷新周期：刷新周期：nRAS only：刷新行地址有效刷新行地址有效RAS有效有效刷新行地址和刷新行地址和RAS撤销撤销nCAS befor RAS：CAS有效有效RAS有效有效CAS撤销撤销RAS撤销撤销nhidden：（：（在访存周期中）在访存周期中）RAS撤销撤销RAS有效有效RASCAS tASR tAH tASC tAH地址WEDinDout(c) 隐含式刷新图 3-14 动态存储器的刷新周期tRAStCYCtRSHtCAS嵌入式系统原理与实验嵌入式系统原理与实验 17EPROMn可擦除可编程只读存储器可擦除可编程只读存储

11、器n顶部开有一个圆形的石英窗口，用顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息于紫外线透过擦除原有信息n一般使用专门的编程器（烧写器）一般使用专门的编程器（烧写器）进行编程进行编程n编程后，应该贴上不透光封条编程后，应该贴上不透光封条n出厂未编程前，每个基本存储单元出厂未编程前，每个基本存储单元都是信息都是信息1，编程就是将某些单元写，编程就是将某些单元写入信息入信息0嵌入式系统原理与实验嵌入式系统原理与实验 18VPPVPPCECEOEOEPGMPGMD0.D7D0.D7读方式读方式5V5V0 00 00 0输出输出编程方式编程方式12V12V1 11 1负脉冲负脉冲输入输入检验方

12、式检验方式12V12V0 00 00 0输出输出备用方式备用方式5V5V1 1高阻高阻未选中未选中5V5V1 1高阻高阻Intel 2764Intel 2764工作方式工作方式嵌入式系统原理与实验嵌入式系统原理与实验 19EEPROM/E2PROMn电可擦除可编程只读存储器电可擦除可编程只读存储器n在系统中是电可擦除的在系统中是电可擦除的,擦写的电压比读擦写的电压比读入电压要高，通常为入电压要高，通常为12V，擦写速度在毫，擦写速度在毫秒量级秒量级,但仍比普通的但仍比普通的RAM慢很多慢很多n不同厂家的不同厂家的EEPROM时序会有不同时序会有不同,要选要选择相应的择相应的EEPROM才能与芯

13、片配合才能与芯片配合嵌入式系统原理与实验嵌入式系统原理与实验 20FlashFlash存储器存储器n有E2PROM技术演化而来，读写速度更快、容量更大、成本更低。n必须以块为单位而非以字节为单位进行信息更新n分为NOR型和NAND型nNOR型：速度快，适合存储程序代码，支持程序直接在Flash存储器中运行nNAND型：容量大，集成度高嵌入式系统原理与实验嵌入式系统原理与实验 214.2 存储器的构成存储器的构成嵌入式系统原理与实验嵌入式系统原理与实验 22位扩展位扩展芯片的地址线数：芯片的地址线数：1818存储器的结构存储器的结构256256Kbx32Kbx32容量：容量：1 1MBMBCPU

14、CPU的有效地址位数：的有效地址位数：2020位字节地址位字节地址每个芯片的地址范围相同每个芯片的地址范围相同嵌入式系统原理与实验嵌入式系统原理与实验 23字扩展字扩展 ramsel7 3-8 译码 ramsel2 ramsel1 ramsel0 A20-18 A20-0 A17-0 OE# MREQ# R/W# CPU D7D0 D7D0 D7D0 D7D0 D7D0 WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D 嵌入式系统原理与实验嵌入式系统原理与实验 24 ramsel73-8 译码ramsel2r

15、amsel1ramsel0A20-18A20-0A17-0OE#MREQ#R/W#CPUD7D0D7D0D7D0D7D0D7D0WE A CE256K8DWE A CE256K8DWE A CE256K8DWE A CE256K8D存储器芯片引脚数存储器芯片引脚数: 18: 18存储器结构：存储器结构：2 256kBx856kBx8CPUCPU有效地址线数：有效地址线数：2121每个芯片的地址范围不同每个芯片的地址范围不同嵌入式系统原理与实验嵌入式系统原理与实验 25字位扩展字位扩展 ramsel7 3-8 译码 ramsel2 ramsel1 ramsel0 A22-20 A22-2 A19

16、-2 OE# MREQ# R/W# CPU D31D0 D31D0 D31D0 D31D0 D31D0 WE A CE 256Kx8 4 片 D WE A CE 256Kx8 4 片 D WE A CE 256Kx8 4 片 D WE A CE 256Kx8 4 片 D 嵌入式系统原理与实验嵌入式系统原理与实验 26例例1 1 某计算机的主存地址空间中，从地址某计算机的主存地址空间中，从地址00000000HH到到3 3FFFHFFFH为为ROMROM存储区域，从存储区域，从40004000HH到到5 5FFFHFFFH为保留地址区域，暂时为保留地址区域，暂时不用，从不用，从60006000H

17、 H到到FFFFHFFFFH为为RAMRAM地址区域。地址区域。RAMRAM的控制信的控制信号为号为CS#CS#和和WE#WE#，CPUCPU的地址线为的地址线为A15A0A15A0，数据线为数据线为8 8位的位的线路线路D7D0D7D0，控制信号有读写控制控制信号有读写控制R/W#R/W#和访存请求和访存请求MREQ#MREQ#，要求：要求：(1) (1) 画出地址译码方案。画出地址译码方案。(2) (2) 如果如果ROMROM和和RAMRAM存储器芯片都采用存储器芯片都采用8 8K K1 1的芯片，试画的芯片，试画出存储器与出存储器与CPUCPU的连接图。的连接图。(3) (3) 如果如果

18、ROMROM存储器芯片采用存储器芯片采用8 8K K8 8的芯片，的芯片，RAMRAM存储器芯存储器芯片采用片采用4 4K K8 8的芯片，试画出存储器与的芯片，试画出存储器与CPUCPU的连接图。的连接图。(4) (4) 如果如果ROMROM存储器芯片采用存储器芯片采用1616K K8 8的芯片，的芯片，RAMRAM存储器芯存储器芯片采用片采用8 8K K8 8的芯片，试画出存储器与的芯片，试画出存储器与CPUCPU的连接图。的连接图。嵌入式系统原理与实验嵌入式系统原理与实验 27(1) 画出地址译码方案画出地址译码方案 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3:8 译码器 OE

19、s2 s1 s0 A13 A14 A15 MREQ# ramsel0 ramsel4 romsel1 romsel0 0000H1FFFH2000H3FFFH4000H5FFFH6000H0FFFFH嵌入式系统原理与实验嵌入式系统原理与实验 28(2)如果如果ROMROM和和RAMRAM存储器芯片都采用存储器芯片都采用8 8K K1 1的芯片，试画的芯片，试画出存储器与出存储器与CPUCPU的连接图。的连接图。分析：分析：8 8KBKB的存储区域可以用的存储区域可以用8 8片存储器芯片构成一组实片存储器芯片构成一组实现。现。8 8K K1 1的存储器芯片的地址线需要的存储器芯片的地址线需要13

20、13条，即条，即A120A120。 ramsel4 3-8 译码 ramsel0 romsel1 romsel0 A15-13 A15-0 A12-0 RAM RAM ROM ROM OE# MREQ# R/W# CPU D7D0 A CE 8K1 8 片 D WE A CE 8K18 片 D WE A CE 8K18 片 D A CE 8K18 片 D 嵌入式系统原理与实验嵌入式系统原理与实验 29(3)如果如果ROMROM存储器芯片采用存储器芯片采用8 8K K8 8的芯片，的芯片，RAMRAM存储器存储器芯片采用芯片采用4 4K K8 8的芯片，试画出存储器与的芯片，试画出存储器与CPU

21、CPU的连接图。的连接图。 ramsel4 3-8 译码 ramsel0 romsel1 romsel0 A15-13 A15-0 A12 A12 A11-0 RAM RAM ROM OE# MREQ# R/W# CPU D7-D0 A CE 4K8 WE* D A CE 4K8 WE* D A CE 4K8 WE* D A CE 4K8 WE* D A CE 8K8 D A CE 8K8 D 嵌入式系统原理与实验嵌入式系统原理与实验 30(4)如果如果ROMROM存储器芯片采用存储器芯片采用1616K K8 8的芯片，的芯片，RAMRAM存储存储器芯片采用器芯片采用8 8K K8 8的芯片，

22、试画出存储器与的芯片，试画出存储器与CPUCPU的连接图。的连接图。 ramsel4 3-8 译码 ramsel0 romsel1 romsel0 A15-13 A15-0 A12-0 RAM RAM ROM OE# MREQ# R/W# CPU D7D0 A CE 8K8 WE* D A CE 8K8 WE* D A CE 16K 8 D A13-0 嵌入式系统原理与实验嵌入式系统原理与实验 31例例2 假定计算机系统需要假定计算机系统需要512字节字节RAM和和512字节字节ROM容量。容量。使用的使用的RAM芯片是芯片是128字字8位，位，ROM芯片为芯片为512字字8位。位。RAM芯片

23、有芯片有CS及及WE控制端，控制端，ROM芯片有芯片有CS控制端，控制端，CPU有地址线有地址线A15A0、数据线数据线D7D0、读写控制线读写控制线R/W等，试确等，试确定各存储器芯片的地址区间，指出存储器以及各存储器芯片定各存储器芯片的地址区间，指出存储器以及各存储器芯片需要的地址线数量，并画出存储器与需要的地址线数量，并画出存储器与CPU的连接图。的连接图。解：各存储器芯片的地址区间：解：各存储器芯片的地址区间：嵌入式系统原理与实验嵌入式系统原理与实验 32n存储器的总容量为存储器的总容量为1KB，需要需要10条地址线。条地址线。nRAM芯片需要芯片需要7条信号线条信号线(27=128)

24、，ROM芯片需要芯片需要9条地址线条地址线(29=512)。n存储器与存储器与CPU的连接图的连接图CPUMREQ#A15A0R/W#D7D0128x8WE A CSD7D0128x8WE A CSD7D0128x8WE A CSD7D0128x8WE A CSD7D0512x8A CSD7D03-8 decodeA7A8A9A6A0A8A0&嵌入式系统原理与实验嵌入式系统原理与实验 33存储器译码方法存储器译码方法n全译码全译码n所有所有CPU高位地址线均参与对存储单元的译码寻址高位地址线均参与对存储单元的译码寻址n低位地址线对芯片内各存储单元的译码寻址低位地址线对芯片内各存储单元的译码寻址

25、n片内译码片内译码n高位地址线对存储芯片的译码寻址高位地址线对存储芯片的译码寻址n片选译码片选译码n每个存储单元的地址都是唯一的每个存储单元的地址都是唯一的n不存在地址重复不存在地址重复n部分译码部分译码n部分高位地址线参与对存储单元的译码寻址部分高位地址线参与对存储单元的译码寻址n存在地址段内容重叠存在地址段内容重叠n每个单元有多个地址每个单元有多个地址0M-1nMM嵌入式系统原理与实验嵌入式系统原理与实验 34字选择与字节选择字选择与字节选择n字选择字选择n以字为单位访问存储器以字为单位访问存储器n位数等于存储器的字长位数等于存储器的字长n低位地址不需要低位地址不需要n字节选择字节选择n可

26、以以字节为单位访问存储器可以以字节为单位访问存储器n低位地址用于选择字节低位地址用于选择字节嵌入式系统原理与实验嵌入式系统原理与实验 35字节选择的实现字节选择的实现A0A12-4译码器嵌入式系统原理与实验嵌入式系统原理与实验 36n连接部分主要由三个部分组成连接部分主要由三个部分组成:1.地址线地址线 2.数据线数据线 3.控制线控制线n连接中需要考虑的问题连接中需要考虑的问题:nCPU总线的负载能力总线的负载能力nCPU的时序和存储器存取速度之间的配合的时序和存储器存取速度之间的配合n存储器的地址分配和片选存储器的地址分配和片选n控制信号的连接控制信号的连接4.38086CPU的存储器扩展

27、的存储器扩展嵌入式系统原理与实验嵌入式系统原理与实验 37D0.7D0D1D2D3D4D5D6D7D0D1D2D3D4D5D6D7AB0AB0.12AB12A010A19A28A37A46A55A64A73A825A924A1021A1123A122CE20CS26WE27OE22D011D112D213D315D416D517D618D7196264A010A19A28A37A46A55A64A73A825A924A1021A1123A122CE20CS26WE27OE22D011D112D213D315D416D517D618D7196264123U2:A4011123U2:A401132U3:A4009A13M/IOWRWRRDRD+5V+5V1 线性选择方式线性选择方式嵌入式系统原理与实验嵌入式系统原理与实验 38n只有存储芯片的片选信号只有存储芯片的片选信号CS有效，才能对该芯片有效，才能对该芯片进行操作进行操作n连接方式：连接方式：n将将CPU地址总线低地址总线低13位与存储芯片地址线相连位与存储芯片地址线相连nCS端与某一位高位地址线（端与某一位高位地址线（A13）相连）相连n1芯片地址：芯片地址：00001FFFH、4000 5F