第三章 存储系统

1、第三章第三章 存储系统存储系统 v内容提要：内容提要： v存储器概述；存储器概述； vRAMRAM存储器；存储器； vROMROM存储器（选择存储器（选择RAMRAM与与ROMROM芯片设计主芯片设计主 存并实现与存并实现与CPUCPU的连接）；的连接）； v高速存储器；高速存储器； v高速缓冲存储器高速缓冲存储器CacheCache； v虚拟存储器；虚拟存储器； v重点：多层次存储体系结构的概念；重点：多层次存储体系结构的概念； v 主存设计及其与主存设计及其与CPUCPU的连接；的连接； v CacheCache的工作原理。的工作原理。 第三章第三章 存储系统存储系统 3.1 3.1 存储

2、器概述存储器概述 3.1.1 3.1.1 存储器的发展存储器的发展 一、存储器件的变化一、存储器件的变化 v第一台电子计算机第一台电子计算机ENIACENIAC用的是电子管触发用的是电子管触发 器；器； v此后经历过：汞延迟线此后经历过：汞延迟线磁带磁带磁鼓磁鼓 磁心（磁心（19511951年始）年始）半导体（半导体（19681968年年 IBM 360/85IBM 360/85首次将其用作首次将其用作CacheCache；19711971年年 IBM 370/145IBM 370/145首次将其用作主存，取代了磁首次将其用作主存，取代了磁 芯）。芯）。 v主存的重要作用及主存器件发展史总结图

3、表：主存的重要作用及主存器件发展史总结图表： 主存的重要作用图示主存的重要作用图示 v外设外设 主主 v 外设外设 v 存存 输入的数据输入的数据 要输出的数据要输出的数据 程序程序中间数据中间数据 控制器控制器运算器运算器 指令指令 数据数据 主存器件发展史总结表主存器件发展史总结表 时时 代代 元元 件件 存取周期存取周期 存储容量存储容量* * 1 1磁鼓等磁鼓等 1212 s s 2K 2K字节字节 2 2磁心磁心 2.18 2.18 s s 32K 32K字节字节 3 3磁心磁心 750m750m s s 1M 1M字节字节 3.5 3.5ICIC，LSILSI 320m320m s

4、 s 8M 8M字节字节 4 4VLSIVLSI 312m312m s s 128M128M字节字节 二、存储体系结构的发展二、存储体系结构的发展 1 1、由主、由主- -辅二级结构发展到多层次存储体系结辅二级结构发展到多层次存储体系结 构。构。 2 2、主存由单体发展到多体交叉（并行）。、主存由单体发展到多体交叉（并行）。 3 3、采用了虚拟存储技术。、采用了虚拟存储技术。 3.1.2 3.1.2 评价存储器性能的主要指标评价存储器性能的主要指标 一、存储容量一、存储容量 v能存放二进制位的总量。一般主存和辅存分能存放二进制位的总量。一般主存和辅存分 别考查。别考查。 v常以字节常以字节B

5、B（ByteByte）为单位（）为单位（MBMB、GBGB、TBTB）。）。 v关于关于WW（字长）：（字长）：8 8的倍数的倍数 v地址码的位数与主存容量的关系。地址码的位数与主存容量的关系。 二、存取时间和存取周期二、存取时间和存取周期 1 1、存取时间（、存取时间（Memory Access TimeMemory Access Time）：）： 孤立地考察某一次孤立地考察某一次R/W R/W 操作所需要的时间，操作所需要的时间， 以以T TA A表示。表示。 2 2、存取周期（、存取周期（Memory Circle TimeMemory Circle Time）：）： 连续两次启动连续两

6、次启动R/W R/W 操作所需间隔的最小时间，操作所需间隔的最小时间， 以以T TM M （ （T TC C 、 、T TMC MC）表示。 ）表示。 T TA A 、 、T TM M的内涵： 的内涵： T TM MT TA A。 单位：单位：ns ns 。 三、频宽（带宽）三、频宽（带宽）BmBm：单位时间内读取的信息：单位时间内读取的信息 量。量。BmBm=W/T=W/TM M（ （B/sB/s，b/sb/s）其中）其中 WW每每 次次R/W R/W 数据的宽度，一般等于数据的宽度，一般等于MemoryMemory字长。字长。 例：计算机例：计算机A A、B B编址单位分别是编址单位分别是

7、32bit32bit和和8bit8bit，T TM M均 均 为为10ns10ns。求二者的带宽。求二者的带宽。 解：解：4 X 104 X 108 8B/sB/s； 10108 8B/sB/s 反映主存的数据吞吐率。反映主存的数据吞吐率。 按此定义按此定义BmBm也被叫做存储器的数据传输率。也被叫做存储器的数据传输率。 四、价格：以每位价格来衡量。四、价格：以每位价格来衡量。P=C/SP=C/S vC C存储芯片价格，存储芯片价格，S S存储芯片容量（存储芯片容量（bitsbits）。）。 容量越大、速度越快，价格就越高。容量越大、速度越快，价格就越高。 3.1.3 3.1.3 存储器分类存

8、储器分类 一、按存储介质分一、按存储介质分 1 1、半导体存储器、半导体存储器 利用触发器的双稳态或利用触发器的双稳态或MOSMOS管栅极有无电荷管栅极有无电荷 来表示二进制的来表示二进制的0/10/1。 2 2、磁表面存储器：利用两种不同的剩磁状态、磁表面存储器：利用两种不同的剩磁状态 表示二进制表示二进制0/10/1。常见有磁带、磁盘两种。常见有磁带、磁盘两种。 3 3、光及磁光存储器、光及磁光存储器 （1 1）利用激光在非磁性介质上写入和读出信息，）利用激光在非磁性介质上写入和读出信息， 也称第一代光存储（技术）（也称第一代光存储（技术）（Optical Optical MemoryMe

9、mory）。）。 （2 2）利用激光在磁记录介质上存储信息，也）利用激光在磁记录介质上存储信息，也 称第二代光存储（技术）（称第二代光存储（技术）（MegnetoopticalMegnetooptical MemoryMemory）。）。 二、按存取方式（工作方式）分二、按存取方式（工作方式）分 1 1、随机存取存储器、随机存取存储器RAMRAM（Random Access Random Access MemoryMemory） v按地址码编址，地址译码线对应唯一确定的按地址码编址，地址译码线对应唯一确定的 存储单元（存储单元（1 1位、位、1 1字节、字节、1 1字字 ）；）； v按照给定地

10、址可以随时访问（按照给定地址可以随时访问（R/WR/W）任何存）任何存 储单元，且访问时间与存储单元的物理位置储单元，且访问时间与存储单元的物理位置 无关；无关； v速度较快，速度较快，T TM M为 为nsns级。常用作级。常用作CacheCache和主存。和主存。 2 2、只读存储器、只读存储器ROMROM（Read Only MemoryRead Only Memory） v也是按地址译码访问，但也是按地址译码访问，但只能随机读取只能随机读取，不，不 能随机写入。又分为能随机写入。又分为MROMMROM、PROMPROM、 EPROMEPROM和和Flash ROMFlash ROM几类

11、。几类。 3 3、直接存取存储器、直接存取存储器DASDAS（Direct Access StorageDirect Access Storage） v信息所在地址按信息所在地址按控制字编码控制字编码形式给出，然后形式给出，然后 以字符、记录形式成块存取。存取时间与信以字符、记录形式成块存取。存取时间与信 息所在物理位置有关；息所在物理位置有关； v容量大，寻址较慢，便宜。容量大，寻址较慢，便宜。 v磁盘。磁盘。 4 4、串行（顺序）存取存储器、串行（顺序）存取存储器SAMSAM（Serial Serial Access MemoryAccess Memory） v以记录、字节形式成块、成组存

12、取信息；以记录、字节形式成块、成组存取信息； v地址以地址以块号块号和块间间隔给出，要顺序找到块和块间间隔给出，要顺序找到块 号，再依次存取；号，再依次存取； v磁带。磁带。 三、按在计算机中的功能分三、按在计算机中的功能分 1 1、主存储器、主存储器 存放计算机运行其间的大量程序和数据；存放计算机运行其间的大量程序和数据； 由由MOSMOS半导体存储器构成半导体存储器构成DRAMDRAM（动态）；（动态）； CPUCPU直接访问。直接访问。 2 2、高速缓冲存储器（、高速缓冲存储器（CacheCache） 存放最活跃的程序块和数据；存放最活跃的程序块和数据； 由双极型半导体存储器或由双极型半

13、导体存储器或MOSMOS型的型的SRAMSRAM（静（静 态）构成；态）构成； 3 3、辅助存储器（外存）、辅助存储器（外存） 4 4、控制存储器（控存、控制存储器（控存、CMCM） 微程序设计（控制器）的计算机中，存放解释微程序设计（控制器）的计算机中，存放解释 执行机器指令的微程序。执行机器指令的微程序。ROMROM。属于控制器。属于控制器。 v3.1.4 3.1.4 多层次存储体系结构多层次存储体系结构 一、为什么要用多层次存储体系结构一、为什么要用多层次存储体系结构 v主存的速度总落后于主存的速度总落后于CPUCPU的需要，主存的容的需要，主存的容 量总落后于软件的需要。量总落后于软件

14、的需要。 二、多层次存储结构系统的设计目标二、多层次存储结构系统的设计目标 v 在一定的成本下，获得尽可能大的存储容量、在一定的成本下，获得尽可能大的存储容量、 尽可能高的存取速度及可靠性等。尽可能高的存取速度及可靠性等。 v 容量、速度、和成本的矛盾。容量、速度、和成本的矛盾。 三、多层次存储结构系统的一般形式三、多层次存储结构系统的一般形式 CPUCPU MM0 0 MM1 1 MMn-1 n-1 磁带磁带 光盘光盘 磁盘磁盘 磁盘磁盘CacheCache 主存主存 CacheCache CPUCPU 寄存器寄存器 存储器层次结构的存储器层次结构的 一般模式图一般模式图 多层次存储器实际构

15、成多层次存储器实际构成 四、多层次存储结构系统的常见形式四、多层次存储结构系统的常见形式 三级存储器体系结构三级存储器体系结构 寄存器组寄存器组 CacheCache 主存主存 辅存辅存 辅助硬件辅助硬件 辅助软、硬件辅助软、硬件 CPUCPU 1 1、通用寄存器（组）、通用寄存器（组） 速度近于速度近于CPUCPU，少量连续计算时存放部分，少量连续计算时存放部分 数据及中间结果，通过减少主存访问而提高数据及中间结果，通过减少主存访问而提高 系统速度。系统速度。 2 2、Cache-Cache-主存层次主存层次 （1 1）什么是）什么是cachecache 高速缓冲存储器，高缓。是在高速缓冲存

16、储器，高缓。是在CPUCPU和主存和主存 之间的小容量快速存储器，速度与之间的小容量快速存储器，速度与CPUCPU相当。相当。 依据依据程序运行的局部性程序运行的局部性，把主存中部分信，把主存中部分信 息息映射到映射到cachecache中，中，CPUCPU与之打交道，如此弥与之打交道，如此弥 补了主存在速度上的不足。补了主存在速度上的不足。 （2 2）CacheCache与与CPUCPU、主存的关系（工作原理）、主存的关系（工作原理） （3 3）CacheCache的物理构成的物理构成 一般为一般为SRAMSRAM即静态即静态RAMRAM（StaticStatic）；而主存一）；而主存一 般

17、为般为DRAMDRAM即动态即动态RAMRAM（DynamicDynamic）；）； SRAMSRAM较快，约为较快，约为DRAMDRAM的的3535倍，但功耗大，倍，但功耗大， 集成度低，价格高。集成度低，价格高。 （4 4）目前）目前PCPC系统中一般设有一级缓存和二级系统中一般设有一级缓存和二级 缓存缓存 L1 CacheL1 Cache做在做在CPUCPU内部，叫内部内部，叫内部CacheCache，速，速 度最快，容量较小，常在几十度最快，容量较小，常在几十KBKB。 L2 CacheL2 Cache又叫外部或片外又叫外部或片外CacheCache。 3 3、主、主- -辅层次辅层次

18、 （1 1）构成）构成 主存和辅存。主存和辅存。 （2 2）作用）作用 解决主存容量不足的问题。解决主存容量不足的问题。 （3 3）虚拟存储器（）虚拟存储器（Virtual MemoryVirtual Memory）：虚存。）：虚存。 是建立在主是建立在主- -辅物理结构基础之上，由附加辅物理结构基础之上，由附加 的硬件装置及操作系统的存储管理软件组成的硬件装置及操作系统的存储管理软件组成 的一种存储体系。它将主存和辅存地址空间的一种存储体系。它将主存和辅存地址空间 统一编址，用户在这个空间里编程，如同拥统一编址，用户在这个空间里编程，如同拥 有一个容量很大的内存。有一个容量很大的内存。 三、

19、小结三、小结 多层次存储系统设计得当的话，会使用户多层次存储系统设计得当的话，会使用户 感到拥有了感到拥有了CacheCache的速度、辅存的容量；的速度、辅存的容量； 而且，无论而且，无论CacheCache还是虚存对应用程序员还是虚存对应用程序员 都是透明的；都是透明的； CacheCache更是对各级程序员透明。更是对各级程序员透明。 3.2 3.2 随机读写存储器随机读写存储器RAMRAM 3.2.1 SRAM3.2.1 SRAM存储器存储器 一、一、SRAMSRAM的基本存储单元的基本存储单元 v又叫记忆元件、又叫记忆元件、存储元存储元，指存放，指存放 一个二进制位（一个二进制位（0

20、/10/1）的电路。对）的电路。对 SRAMSRAM而言，电路为触发器结构而言，电路为触发器结构 v1. 1.六管六管SRAMSRAM的电路构成（教材的电路构成（教材 P.73P.73图图2.22.2） v2.2.该电路工作原理该电路工作原理 设设T1T1截止截止T2T2导通即导通即A A点高电平点高电平B B点低点低 电平表示电平表示“1”1”，T2T2截止截止T1T1导通即导通即A A 点低电平点低电平B B点高电平表示点高电平表示“0”0”。 2.2.该电路工作原理该电路工作原理 （1 1）写入：首先译码选中。）写入：首先译码选中。 v写写“1”1”：在：在I/OI/O线加高电位，线加高

21、电位， I/OI/O线加低电位。线加低电位。 v写完成后译码线上高电位信号写完成后译码线上高电位信号 撤销，电路进入保持状态。撤销，电路进入保持状态。 （2 2）读出：首先译码选中。）读出：首先译码选中。 v原来存放的原来存放的“0”0”或或“1”1”以不以不 同电位值传到同电位值传到I/OI/O线上。读完线上。读完 成后和写一样进入保持状态。成后和写一样进入保持状态。 二、二、SRAMSRAM存储器基本组成存储器基本组成 地址线地址线 数数 据线据线 v 控制信号控制信号 存储体存储体 阵列阵列 I/OI/O电路及电路及 控制电路控制电路 地址地址 译码译码 驱动驱动 1 1、存储体阵列：见

22、下图，注意其中几个常用概、存储体阵列：见下图，注意其中几个常用概 念念（1 1）记忆元件（存储元）（）记忆元件（存储元）（2 2）存储单）存储单 元（元（3 3）字线（）字线（4 4）位线（）位线（5 5）存储芯片规格）存储芯片规格。 v字线字线0 0 v v字线字线1 1 v . . v . . . . . . . . v字线字线mm1 1 v v v 位线位线0 0 位线位线1 1 位线位线2 2 位线位线 n n1 1 0 01 12 2n-1n-1 0 01 12 2n-1n-1 0 01 12 2n-1n-1 【练习练习】名词解释：名词解释：存储元、存储单元、单元存储元、存储单元、单

23、元 地址地址、存储体、存储容量、存储器。、存储体、存储容量、存储器。 v解答：解答： v存储元（存储元件、记忆元件）存储元（存储元件、记忆元件） v 存储器的最小组成单位，用来存放一位二存储器的最小组成单位，用来存放一位二 进制代码进制代码“0”0”或或“1”1”。任何一个具有两个。任何一个具有两个 稳定状态的物理器件都可用作存储元。稳定状态的物理器件都可用作存储元。 v存储单元存储单元 v 将存储器中的所有存储元按相同位数分组，将存储器中的所有存储元按相同位数分组， 组内所有存储元同时进行信息写入或读出，组内所有存储元同时进行信息写入或读出， 这样的一组存储元称为一个存储单元。它是这样的一组

24、存储元称为一个存储单元。它是 CPUCPU访问存储器的基本单位。访问存储器的基本单位。 v解答解答（续）：（续）： v单元地址单元地址 v 存储器中的每一个存储单元都有一个唯一存储器中的每一个存储单元都有一个唯一 的编号，该编号称为的编号，该编号称为单元地址单元地址。 v CPUCPU通过单元地址访问相应的存储单元；通过单元地址访问相应的存储单元； 用二进制表示的地址码的长度（位数），表用二进制表示的地址码的长度（位数），表 明了能访问的存储单元的数目，称为明了能访问的存储单元的数目，称为地址空地址空 间。间。 存储体存储体 存储单元存储单元 存储元存储元单元地址单元地址 00000000 0

25、0000101 . . . . . . . . . . XXXXXXXX 存储容量存储容量 MARMAR CPUCPU 存储器主要概念之间的关系图存储器主要概念之间的关系图 2 2、地址译码驱动系统、地址译码驱动系统 （1 1）地址译码器的功）地址译码器的功 能：把能：把CPUCPU给定的地给定的地 址码翻译成能驱动指址码翻译成能驱动指 定存储单元的控制信定存储单元的控制信 息。息。 （n-2n-2n n） （2 2）简单译码器电路）简单译码器电路 （3 3）“驱动驱动”的含义的含义 （4 4）地址译码系统的）地址译码系统的 设计设计一维和二维一维和二维 地址译码方案及选择地址译码方案及选择

26、例：例：1K X 41K X 4位位RAMRAM 的地址译码方案。的地址译码方案。 vA0 A0 字线字线ww0000 v 字线字线 WW0101 v vA1 A1 字线字线 WW1010 v 字线字线WW11 11 v v A0 A0 A1 A1 A0 A0 A1 A1 & & & & 地址译码系统的设计例子：地址译码系统的设计例子：1K X 41K X 4位位 RAMRAM。 v一维地址译码方案：存储体阵列的每一个存一维地址译码方案：存储体阵列的每一个存 储单元由一条字线驱动。也叫单译码结构。储单元由一条字线驱动。也叫单译码结构。 例中用此方案共需字线条数为：例中用此方案共需字线条数为：

27、v10241024条条 v二维地址译码方案：从二维地址译码方案：从CPUCPU来的地址线分成来的地址线分成 两部分，分别进入两部分，分别进入X X（横向）地址译码器和（横向）地址译码器和Y Y （纵向）地址译码器，由二者同时有效的字（纵向）地址译码器，由二者同时有效的字 线交叉选中一个存储单元。线交叉选中一个存储单元。 v例中将例中将1K X 4 RAM 1K X 4 RAM 的的1010条地址线中条地址线中6 6条条 （A0A5A0A5）用在横向，）用在横向，4 4条（条（A6A9A6A9）用在）用在 纵向，则共产生字线条数为：纵向，则共产生字线条数为： v64+16=8064+16=80条

28、条 v1K X 4 1K X 4 位位RAM RAM 二维地址译码的图示：二维地址译码的图示： X X 地地 址址 译译 码码 器器 0/10/1 I/OI/O I/OI/O I/OI/O I/OI/O Y Y地址译码器地址译码器 A6 A7 A8 A9A6 A7 A8 A9 A0A0 A1A1 A2A2 A3A3 A4A4 A5A5 0 0 6363 0 150 15 1K X 4 1K X 4 位位RAM RAM 二维地址译码示意图二维地址译码示意图 3 3、I/OI/O电路电路 处于存储芯片的数据线和被选中的单元之处于存储芯片的数据线和被选中的单元之 间；间； 不同存储芯片的不同存储芯片

29、的I/OI/O电路具体形式可能不电路具体形式可能不 同，但功能类似。同，但功能类似。 4 4、控制电路、控制电路 用于控制芯片的操作，如读写控用于控制芯片的操作，如读写控制制、片选片选 控控制、输出控制等（一般表示为制、输出控制等（一般表示为R/WR/W或或WEWE、 CSCS或或CECE、OEOE）。）。 以上四部分封装在一起成为一片以上四部分封装在一起成为一片SRAMSRAM。 请看教材请看教材P.74P.74图图3.3 - SRAM3.3 - SRAM存储器结构图：存储器结构图： 64X64=409664X64=4096 存储矩阵存储矩阵 1 1 2 2 1616 I/OI/O电路电路

30、Y Y译码器译码器 1 1 64 64 A6 A7 A11A6 A7 A11 输出驱动输出驱动 控制电路控制电路 输出输出 输入输入 读写读写 片选片选 驱驱 动动 器器 1 1 2 2 6464 X 译译 码码 器器 1 1 2 2 6464 地地 址址 反反 相相 器器 A0A0 A1A1 A5A5 图图3.3 SRAM3.3 SRAM存储器结构框图存储器结构框图 三、三、SRAM SRAM 芯片实例芯片实例Intel 2114Intel 2114 v请看教材请看教材P.76P.76图图3.53.5，完成下面作业：，完成下面作业： v【作业作业】 请从请从Intel 2114Intel 2

31、114的逻辑结构框图说明：的逻辑结构框图说明： 1 1、21142114芯片引脚数目芯片引脚数目 2 2、地址线的横向、纵向安排、地址线的横向、纵向安排 3 3、写入与读出的控制、写入与读出的控制 四、存储器与四、存储器与CPUCPU的连接的连接 v（RAMRAM芯片的扩展、芯片的扩展、RAMRAM芯片的组织、由芯片的组织、由 RAMRAM芯片构成主存）芯片构成主存） v用较小容量的现成用较小容量的现成RAMRAM芯片构成机器所需的芯片构成机器所需的 大容量内存，同时完成大容量内存，同时完成RAMRAM芯片与芯片与CPUCPU的数的数 据线、地址线、控制线的连接。据线、地址线、控制线的连接。

32、v（一）扩展方法的实例（一）扩展方法的实例 现有现有21142114即即1K X 4SRAM1K X 4SRAM芯片，要构成芯片，要构成8K X 8K X 1616位主存，应该用多少片位主存，应该用多少片21142114？画出扩展、？画出扩展、 连接图。连接图。 v解答：解答： v首先计算用多少片首先计算用多少片21142114：（：（8K X 168K X 16）/ /（1K X 1K X 4 4）=32=32片片 v然后进行然后进行位扩展位扩展：把：把1K X 1K X 4 4扩成扩成1K X 1K X 1616，用，用 16/4=416/4=4片片 v最后进行最后进行字扩展字扩展：把：把

33、1KX161KX16位扩展到位扩展到8KX168KX16位位, , 需要需要1KX161KX16位的单元共位的单元共8K/1K=88K/1K=8个，即总共用个，即总共用 21142114为为8X4=328X4=32片片 v以下分别为位扩展、字扩展图：以下分别为位扩展、字扩展图： A0A0A9A9 R/W 2114(1#)CS R/W 2114(1#)CS D3 D2 D1 D0 D3 D2 D1 D0 A0A0A9A9 R/W 2114(4#)CSR/W 2114(4#)CS D3 D2 D1 D0D3 D2 D1 D0 A9A9 A0A0 D15D15 D12D12 D3D3 D0D0 R/

34、WR/W 1K X 41K X 4扩展成扩展成1K X 161K X 16：位扩展、并联：位扩展、并联 字扩展字扩展：1K1K字字8K8K字，用上面位扩展得到的字，用上面位扩展得到的 1KX161KX16位单元共位单元共8K/1K=88K/1K=8个，即总共用个，即总共用21142114为为 8X4=328X4=32片。见下图：片。见下图： A12 Y7A12 Y7 A11A11 A10 A10 Y0 Y0 A9A9 A0A0 D D1515 D D1212 D D3 3 D D0 0 R/WR/W 3/83/8 译译 码码 器器 A0A0A9A9 R/W R/W 1# 1# CSCS D3D

35、3.D0.D0 A0A0A9A9 R/W 4R/W 4# # CSCS D3D3D0D0 A0A0A9A9 R/WR/W29#29#CSCS D3D3D0D0 A0A0A9A9 R/WR/W32#32#CSCS D3D3D0D0 （1KX41KX4）1KX161KX168KX168KX16的扩展图：串联的扩展图：串联 （二）补充资料：主存设计过程的三个阶段（二）补充资料：主存设计过程的三个阶段 1 1、系统设计、系统设计 v从计算机系统的角度，提出对存储器主要技从计算机系统的角度，提出对存储器主要技 术指标、功能及结构形式等的要求，如容量、术指标、功能及结构形式等的要求，如容量、 字长、存储周

36、期、总线宽度、控制方式、检字长、存储周期、总线宽度、控制方式、检 纠错能力、环境温度、可靠性等要求。还要纠错能力、环境温度、可靠性等要求。还要 确定存储器类型和外电路形式确定存储器类型和外电路形式。 2 2、逻辑设计、逻辑设计 v按地址空间的分配选择合适的按地址空间的分配选择合适的RAMRAM、ROMROM芯芯 片与片与CPUCPU相连。其中还要考虑到逻辑电路的相连。其中还要考虑到逻辑电路的 扇入扇入/ /扇出系数，信号的传输与衰减，等等。扇出系数，信号的传输与衰减，等等。 3 3、工艺设计、工艺设计 v落实于生产。落实于生产。 v问：前例问：前例RAMRAM的扩展属于以上三个阶段中的的扩展属

37、于以上三个阶段中的 哪一个？哪一个？ 五、存储器的读写周期五、存储器的读写周期( (时序图时序图) )P.78P.78图图3.83.8 v T TRCRC v T TA A 地址地址 T TCOCO CSCS T TCXCX 数据输出数据输出 T TOTDOTD T TOHA OHA 目的：了解控制信号与存储器的读目的：了解控制信号与存储器的读/写周期应该正确配合，写周期应该正确配合， 即，认识地址信号、控制信号与数据之间的时序关系。即，认识地址信号、控制信号与数据之间的时序关系。 地址地址地址地址 数据数据数据数据 CSCS* * CSCS* * R/WR/W* * R/WR/W* * P.

38、79P.79【例【例1 1 】图】图3.9 3.9 （a a）是）是SRAMSRAM的写入时序图。的写入时序图。 其中其中R/WR/W* *是读写命令控制线，当是读写命令控制线，当R/WR/W* *线为低电平线为低电平 时，存储器按给定地址把数据线上的数据写入存储器。时，存储器按给定地址把数据线上的数据写入存储器。 请指出图请指出图3.93.9（a a）写入时序中的错误，并画出正确的）写入时序中的错误，并画出正确的 写入时序图。写入时序图。 图图3.93.9 （a a） （b b） 有关的书后习题：有关的书后习题：P.125P.125习题习题 v1 1、设有一个具有、设有一个具有2020位地址

39、和位地址和3232位字长的存位字长的存 储器，问：储器，问： v（1 1）该存储器能存储多少个字节的信息？）该存储器能存储多少个字节的信息？ v（2 2）如果存储器由）如果存储器由512K X 8512K X 8位的位的RAMRAM芯片芯片 组成，需要多少片？组成，需要多少片？ v（3 3）需要多少位地址作芯片选择？）需要多少位地址作芯片选择？ v解：解： v（1 1）2 220 20 X 32 X 32位即位即1M X 321M X 32位位=4M=4M字节字节 v（2 2）N=N=（1M X 321M X 32）/ /（512K X 8512K X 8）=8=8（片）（片） v（3 3）用

40、）用A A19 19即只需 即只需1 1位（最高位）作为芯片选位（最高位）作为芯片选 择。择。 v5 5、要求用、要求用256K X 16256K X 16位位SRAMSRAM芯片设计芯片设计1024K 1024K X 32X 32位的存储器。位的存储器。SRAMSRAM芯片有两个控制端：芯片有两个控制端： 当当CSCS* *有效时，该片选中。当有效时，该片选中。当WW* */R=1/R=1时执行时执行 读操作，当读操作，当WW* */R=0/R=0时执行写操作。时执行写操作。（* *代表代表 该信号为低电平有效）该信号为低电平有效） v解答：解答： v首先计算出需要首先计算出需要1024K

41、X 32/1024K X 32/（256K X 16256K X 16） =8=8片已知的片已知的SRAMSRAM芯片进行设计；芯片进行设计； v然后进行并联设计然后进行并联设计位扩展：位扩展： v2 2片片256K X 16 256K X 16 256K X 32256K X 32； v最后进行串联设计最后进行串联设计字扩展：字扩展： v4 4组组256K X 32256K X 321024K X 321024K X 32。 v扩展设计的总图如下：扩展设计的总图如下： A17A17A0A0 256KX16256KX16 1#1# WW* */R /R CSCS* * D15D15D0D0 A

42、17A17A0A0 256KX16256KX16 8#8# WW* */R /R CSCS* * D15D15D0D0 A17A17A0A0 256KX16256KX16 7#7# WW* */R /R CSCS* * D15D15D0D0 A17A17A0A0 256KX16256KX16 2#2# WW* */R /R CSCS* * D15D15D0D0 D31D31 D0D0 WEWE* * Y3Y3* * Y2Y2* * Y1Y1* * Y0Y0* * A19A19 A18A18 A17A17 A0A0 2/42/4 译译 码码 器器 3.2.2 DRAM3.2.2 DRAM存储器存

43、储器 一、静态一、静态RAMRAM与动态与动态RAMRAM v静态静态RAMRAM： v（如前所述的六管（如前所述的六管SRAMSRAM）记忆元件电路能在）记忆元件电路能在 很低的频率乃至直流的情况下工作，在没有很低的频率乃至直流的情况下工作，在没有 外界信号作用时，触发器的状态可以长久保外界信号作用时，触发器的状态可以长久保 持不变，即信息不会丢失。持不变，即信息不会丢失。 v动态动态RAMRAM： v利用利用MOSMOS管栅极电容上充积的电荷管栅极电容上充积的电荷来存储信来存储信 息的记忆元件电路中，由于有漏电阻的存在，息的记忆元件电路中，由于有漏电阻的存在， 电容上的电荷不可能长久保存，

44、需要周期地电容上的电荷不可能长久保存，需要周期地 对电容充电，以补充泄漏的电荷。这类电路对电容充电，以补充泄漏的电荷。这类电路 是在动态的情况下工作，故名是在动态的情况下工作，故名Dynamic RAMDynamic RAM （DRAMDRAM）。）。 二、为什么提出动态存储单元二、为什么提出动态存储单元 静态静态RAMRAM主要优点：主要优点： SRAMSRAM单元电路能长久保持信息，速度快单元电路能长久保持信息，速度快 工作稳定可靠。工作稳定可靠。 主要缺点：主要缺点： 功耗大，集成度低，价格高。功耗大，集成度低，价格高。 DRAMDRAM单元电路恰好克服了这种缺点。单元电路恰好克服了这种

45、缺点。 DRAMDRAM的出现是半导体存储技术的一大进步。的出现是半导体存储技术的一大进步。 动态动态RAMRAM的高位密度。的高位密度。 v对静态对静态RAMRAM来说，一个基本存储电路要来说，一个基本存储电路要 由由6 6个管子组成，而动态个管子组成，而动态RAMRAM结构要简结构要简 单得多，可以用单得多，可以用4 4个或者个或者3 3个管子组成一个管子组成一 个基本存储电路，甚至用个基本存储电路，甚至用1 1个管子也可以。个管子也可以。 这样，在一个半导体芯片上，如要制造这样，在一个半导体芯片上，如要制造 动态动态RAMRAM，就可容纳更多的基本存储电，就可容纳更多的基本存储电 路，即

46、位密度得到显著提高。于是，如路，即位密度得到显著提高。于是，如 果用动态果用动态RAMRAM来组成指定容量的存储模来组成指定容量的存储模 块，所用的器件要比用其他类型的器件块，所用的器件要比用其他类型的器件 大大减少。大大减少。 动态动态RAMRAM的低功耗特性。的低功耗特性。 v同样为一个基本存储电路，动态同样为一个基本存储电路，动态RAMRAM的功耗的功耗 要比静态要比静态RAMRAM的低得多。具体地说，动态的低得多。具体地说，动态 RAMRAM每个基本存储电路的功耗为每个基本存储电路的功耗为0.05mw0.05mw。 而静态而静态RAMRAM为为0.2mw0.2mw。动态。动态RAMRA

47、M的低功耗特的低功耗特 性减少了系统的功率要求，也降低了系统的性减少了系统的功率要求，也降低了系统的 价格。价格。 动态动态RAMRAM的价格低廉。的价格低廉。 v如果按如果按“位位”来计算，动态来计算，动态RAMRAM比静态比静态RAMRAM 更便宜得多。不过，动态更便宜得多。不过，动态RAMRAM需要较多的支需要较多的支 持电路，所以，如果要建立的存储系统容量持电路，所以，如果要建立的存储系统容量 比较小，那么，几乎谈不上什么优点。但是，比较小，那么，几乎谈不上什么优点。但是， 在存储容量比较大时，动态在存储容量比较大时，动态RAMRAM价格低廉的价格低廉的 优点会很显著。优点会很显著。

48、三、三、DRAMDRAM与与SRAMSRAM构成上的异同点构成上的异同点 芯片结构类似点：都由存储体和外围电路构成。芯片结构类似点：都由存储体和外围电路构成。 单元电路及外围电路的主要不同。单元电路及外围电路的主要不同。 1 1、电路组成：、电路组成： 一只一只MOSMOS晶体管晶体管T T和一和一 个电容个电容C C （作在（作在T T的的 源极的一侧）源极的一侧） 。 2 2、工作原理、工作原理 C C上有电荷表示存储上有电荷表示存储 “1”1”，反之为，反之为“0”0” （1 1）保持状态）保持状态 保持状态字线为低电保持状态字线为低电 位，位，T T关闭，切断了关闭，切断了 C C的通

49、路，使所充电的通路，使所充电 荷不能放掉。荷不能放掉。 但电容总有一定的漏但电容总有一定的漏 电阻，见右图。电阻，见右图。 v字线字线WW v v T T vC C v C CD D v v D D （位线）（位线） 三、三、DRAMDRAM记忆元件电路之一：单管记忆元件电路之一：单管DRAMDRAM 刷新的原因。刷新的原因。 （2 2）写入：字线的正）写入：字线的正 驱动脉冲打开驱动脉冲打开T T。 v写写“1”1”：在：在D D线加线加 高电位；高电位； v写写“0”0”：在：在D D线加线加 低电位。低电位。 （3 3）读出：字线的正）读出：字线的正 驱动脉冲打开驱动脉冲打开T T。 v

50、原存原存“1”1”：电荷经：电荷经T T 使使D D线电位升高；线电位升高； v原存原存“0”0”：D D线电线电 位将降低。位将降低。 v单管单管DRAMDRAM为为“破坏破坏 性读出性读出“电路。电路。 v读后立即写。读后立即写。 v字线字线WW v T T v C R C R v C CD D v D D （位线）（位线） 五、五、DRAMDRAM的刷新（刷新、再生的刷新（刷新、再生RefreshRefresh） 1 1、刷新的定义、刷新的定义 在利用电容上的电荷来存储信息的动态半在利用电容上的电荷来存储信息的动态半 导体存储器中，由于漏电使电容上的电荷衰导体存储器中，由于漏电使电容上的

51、电荷衰 减，需要定期地重新进行存储，这个过程称减，需要定期地重新进行存储，这个过程称 为刷新。为刷新。 2 2、刷新周期、刷新周期 对整个对整个DRAMDRAM必须在一定的时间间隔内完必须在一定的时间间隔内完 成一次全部单元内容的刷新，否则会出现信成一次全部单元内容的刷新，否则会出现信 息错误。从整个息错误。从整个DRAMDRAM上一次刷新结束到下上一次刷新结束到下 一次刷新完为止的时间间隔叫刷新周期。一次刷新完为止的时间间隔叫刷新周期。 刷新周期一般为刷新周期一般为msms级，由电容中信息可保持的级，由电容中信息可保持的 时间决定。（时间决定。（2ms2ms，8ms8ms，4ms4ms） 五

52、、五、DRAMDRAM的刷新（刷新、再生的刷新（刷新、再生RefreshRefresh） 3 3、刷新过程、刷新过程 以行为单位以行为单位，读出一行中全部单元的数据，读出一行中全部单元的数据， 经信号放大后同时全部写回；经信号放大后同时全部写回； 行行的含义；的含义； 读出时一定断开存储器的输出。读出时一定断开存储器的输出。 4 4、刷新方式（刷新的控制方式）、刷新方式（刷新的控制方式） 集中刷新、分散刷新和异步刷新集中刷新、分散刷新和异步刷新 v通过通过P.84P.84图图3.143.14（三种刷新方式的时间分配）（三种刷新方式的时间分配） 了解三种刷新方式；了解三种刷新方式； v（例中（例

53、中T TM M=0.5 =0.5s s，刷新周期为，刷新周期为2ms2ms，需刷新，需刷新 的存储矩阵为的存储矩阵为128X128128X128）。）。 v三种刷新方式的小结：三种刷新方式的小结： v（ 1 1）第二种方式即分散方式的主要缺点；）第二种方式即分散方式的主要缺点； v（2 2）第一种与第三种方式即集中方式与异步）第一种与第三种方式即集中方式与异步 方式的比较；方式的比较； v（3 3）刷新优先于访存，但不能打断访存周期。）刷新优先于访存，但不能打断访存周期。 刷新其间不允许访存。刷新其间不允许访存。 v六、六、DRAMDRAM芯片（特殊性）芯片（特殊性） v1 1、DRAMDRA

54、M芯片与芯片与SRAMSRAM芯片相同之处芯片相同之处 v2 2、DRAMDRAM芯片与芯片与SRAMSRAM芯片不同之处芯片不同之处 v（1 1）增加了刷新控制电路：）增加了刷新控制电路： v因此作因此作DRAMDRAM扩展类题目时，一般不需表示扩展类题目时，一般不需表示 出存储器芯片与出存储器芯片与CPUCPU的连接；的连接； v（2 2）地址引脚复用）地址引脚复用减少引线：减少引线： v由由RASRAS* *和和CASCAS* *分时选择地址并锁存到芯片中；分时选择地址并锁存到芯片中； v（3 3）一般没有）一般没有CSCS* *信号；信号； v（4 4）在）在X1X1（例：（例：16K

55、X116KX1、256KX1256KX1等）的等）的 DRAMDRAM芯片中，数据线芯片中，数据线D D常分为两个引脚：常分为两个引脚： vDinDin和和DoutDout。 3 3、DRAMDRAM芯片实例：芯片实例：21162116（16KX116KX1） vIntel 2116Intel 2116的逻辑符号见下图。的逻辑符号见下图。 RASRAS* * CAS CAS* * A A6 6 A A0 0 WEWE* * 16KX1bit16KX1bit Din DoutDin Dout v4 4、DRAMDRAM控制器控制器 v（1 1）是）是CPUCPU与与DRAMDRAM芯片之间的接口

56、；芯片之间的接口； v（2 2）提供）提供DRAMDRAM刷新的硬件支持。刷新的硬件支持。 v一般一般DRAMDRAM控制器的逻辑框图如下（教材控制器的逻辑框图如下（教材 P.85P.85图图3.163.16）：）： CPUCPU DRAMDRAM 刷新地址刷新地址 计数器计数器 地址多路地址多路 开关开关 刷新刷新 定时器定时器仲裁仲裁 电路电路 定时定时 发生器发生器 地址总线地址总线 读读/ /写写 地址地址 RASRAS* * CASCAS* * WRWR* * v七、有关七、有关DRAMDRAM芯片的书后习题芯片的书后习题-P.125-P.125 v2 2、已知某、已知某6464位机

57、主存采用半导体存储器，位机主存采用半导体存储器， 其地址码为其地址码为2626位，若使用位，若使用256K X 16256K X 16位的位的 DRAMDRAM芯片组成该机所允许的最大主存空间，芯片组成该机所允许的最大主存空间， 并选用并选用模块板模块板结构形式结构形式，问：，问： v（1 1）若每个模块板为）若每个模块板为1024K X 641024K X 64位，共需几位，共需几 个模块板？个模块板？ v（2 2）每个模块板内共有多少）每个模块板内共有多少DRAMDRAM芯片？芯片？ v（3 3）主存共需多少）主存共需多少DRAMDRAM芯片？芯片？CPUCPU如何选如何选 择各模块板？择

58、各模块板？ v解答解答：（：（1 1）2 226 26 X 64/ X 64/（1024K X 641024K X 64）=64=64个个 模块板模块板 v（2 2）1024K X 64/1024K X 64/（256K X 16256K X 16）=16=16片片 DRAMDRAM芯片芯片 v（3 3）主存共需）主存共需64 X 16=102464 X 16=1024片片DRAMDRAM芯片；芯片； vCPUCPU用用2626位地址的高位地址的高6 6位经位经6/646/64译码选择各译码选择各 模块板。模块板。 v3 3、用、用16K X 816K X 8位的位的DRAMDRAM芯片构成芯

59、片构成64K X 3264K X 32 位存储器，要求：位存储器，要求： v（1 1）画出该存储器的组成逻辑框图。）画出该存储器的组成逻辑框图。 v解答解答： v首先计算出需用首先计算出需用DRAMDRAM芯片的数量为：芯片的数量为： v64K X 32/64K X 32/（16K X 816K X 8）=16=16片；片； v然后按然后按SRAMSRAM扩展的方法进行并联、串联；扩展的方法进行并联、串联； v同时要考虑同时要考虑DRAMDRAM芯片的特殊性；芯片的特殊性； v作出如下的存储器组成逻辑框图：作出如下的存储器组成逻辑框图： A6A6A0A0 16K X 8 16K X 8 1#1

60、# WRWR RASRAS* * CASCAS* * D7D7D0D0 A6A6A0A0 16K X 8 16K X 8 4#4# WRWR RASRAS* * CASCAS* * D7D7D0D0 A6A6A0A0 16K X 8 16K X 8 13#13# WRWR RASRAS* * CASCAS* * D7D7D0D0 A6A6A0A0 16K X 8 16K X 8 16#16# WRWR RASRAS* * CASCAS* * D7D7D0D0 A6A0A6A0（A13A7A13A7） D31D31 D0D0 A15A15 A14A14 与与Y3Y3* * Y2Y2* * Y1Y