PCIE接口介绍-修改

1、pcie接口介绍-修改pcie接口介绍-修改 编辑整理：尊敬的读者朋友们：这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（pcie接口介绍-修改）的内容能够给您的工作和学习带来便利。同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快 业绩进步，以下为pcie接口介绍-修改的全部内容。24pcie接口介绍pcie接口简介pcie（peripheral component interconnect expres

2、s）总线的诞生与pc(personal computer)的蓬勃发展密切相关，是由pcisig （pci special interest group，主要是intel）推出的一种局部并行总线标准，主要应用于电脑和服务器的主板上（目前几乎所有的主板都有pcie的插槽），功能是连接外部设备（如显卡、存储、网卡、声卡、数据采集卡等)。pci总线规范最早在上世纪九十年代提出，属于单端并行信号的总线,目前已淘汰，被pcie总线（在2001年发布，采用点对点串行连接）替代。目前pcie的主流应用是3.0,4。0还没正式推出,但标准已经制定的差不多了。pci总线使用并行总线结构，在同一条总线上的所有外部设

3、备共享总线带宽,而pcie总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条pcie链路中只能连接两个设备。这使得pcie与pci总线采用的拓扑结构有所不同.pcie总线除了在连接方式上与pci总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式，基于多通路的数据传递方式,和基于报文的数据传送方式,并充分考虑了在数据传送中出现服务质量qos （quality of service)问题。每一个lane上使用的总线频率与pcie总线使用的版本相关.pcie总线规范总线频率单lane的峰值带宽编码方式1。x1.25ghz2。5gt/s8/10b编码2。x2。5ghz5

4、gt/s8/10b编码3。x4ghz8gt/s128/130b编码如上表所示,不同的pcie总线规范使用的总线频率并不相同，其使用的数据编码方式也不相同.pcie总线v1。x和v2。0规范在物理层中使用8/10b编码，即在pcie链路上的10 bit中含有8 bit的有效数据；而v3.0规范使用128/130b编码方式，即在pcie链路上的130 bit中含有128 bit的有效数据。实际使用中,pcie无法一直维持在峰值传输状态,因为编码方式、链路管理消耗、存储时间延迟等原因,一般只有5060的效率。pcie接口原理连接方式pcie链路使用“端到端的数据传送方式”，发送端和接收端中都含有tx

5、(发送逻辑)和rx（接收逻辑）， 其结构如图一。由上图所示，在pcie总线的物理链路的一个数据通路（lane）中，由两组差分信号,共4根信号线组成。其中发送端的tx部件与接收端的rx部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的rx部件与接收端的tx部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路.pcie链路使用差分信号进行数据传送，一个差分信号由d+和d-两根信号组成,信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。pcie链路可以由多条lane组成，目前pcie链路可以支持1、2、

6、4、8、12、16和32个lane，即1、2、4、8、12、16和32宽度的pcie链路。在主板上常见的是pcie x1、pcie x4和pcie x16接口;pcie的信号线pcie的接口保证了前向兼容（3。x/2.x/1。x的信号定义一样，只是信号线上的速度和电平不同），主要分为电源、信号传输lane和一些辅助信号。pcie插槽的pin脚定义如下（灰色背景色的是辅助信号）：电源有12v、3。3v和3.3vaux。其中12v主要给pcie设备（如显卡）提供更大的供电能力（pcie 3.0 的插槽最大有150w）；pcie设备使用的主要逻辑模块均使用3.3v供电，对于芯片内部的pcie模块，大

7、多只需要3。3v；而一些与电源管理相关的逻辑使用3.3vaux供电.在pcie设备中，一些特殊的寄存器通常使用3。3vaux供电,如sticky register，此时即使pcie设备的其他电源被移除，这些与电源管理相关的逻辑状态和这些特殊寄存器的内容也不会发生改变。在pcie总线中,使用3。3vaux的主要原因是为了降低功耗和缩短系统恢复时间.因为3.3vaux在多数情况下并不会被移除，因此当pcic设备的电源恢复（唤醒）后，该设备不用重新恢复使用3.3vaux供电的逻辑，从而设备可以很快地恢复到正常工作状状态.petp015、petn015和perp015、pern015共64根信号线组成

8、32对差分信号，其中16对petxx信号用于发送链路，另外16对perxx信号用于接收链路。辅助信号：1、perst信号：该信号为全局复位信号，由主系统提供,主系统需要为pcie插槽和pcie设备提供该复位信号.pcie设备使用该信号复位内部逻辑.当该信号有效时，pcie设备将进行复位操作。2、refclk+和refclk信号：参考时钟，其频率范围为100mhz300ppm。当pcie设备作为add-in卡连接在pcie插槽时,可以直接使用pcie插槽提供的refclk+和refclk信号，也可以使用独立的参考时钟，只要这个参考时钟在100mhz300ppm范围内即可.3、wake信号：当pc

9、ie设备进入休眠状态，主电源已经停止供电时,pcie设备使用该信号向处理器系统提交唤醒请求，使处理器系统重新为该pcie设备提供主电源vcc.在pcie总线中，wake#信号是可选的，因此使用wake#信号唤醒pcie设备的机制也是可选的。值得注意的是产生该信号的硬件逻辑必须使用辅助电源vaux供电。pcie设备除了可以使用wake信号实现唤醒功能外，还可以使用beacon信号实现唤醒功能。与wake#信号实现唤醒功能不同，beacon使用in-band信号，即差分信号d+和d实现唤醒功能。beacon信号dc平衡,由一组通过d+和d-信号生成的脉冲信号组成。这些脉冲信号宽度的最小值为2ns，

10、最大值为16us.当pcie设备准备退出l2状态(该状态为pcie设备使用的一种低功耗状态）时，可以使用beacon信号,提交唤醒请求。4、smclk和smdat信号:smclk和smdat信号与x86处理器的smbus(system mangement bus）相关。smbus于1995年由intel提出，smbus由smclk和smdat信号组成。smbus源于i2c总线,以便于pci/pcie设备与处理器系统进行交互。5、jtag信号：jtag（joint test action group）是一种国际标准测试协议，与ieee 1149。1兼容，主要用于芯片内部测试.目前绝大多数器件都支

11、持jtag测试标准.jtag信号由trst、tck、tdi、tdo和tms信号组成。其中trst#为复位信号；tck为时钟信号；tdi和tdo分别与数据输入和数据输出对应；而tms信号为模式选择。6、prsnt1和prsnt2#信号:prsnt1#和prsnt2信号与pcie设备的热插拔相关。在基于pcie总线的add-in卡中，prsnt1和prsnt2#信号直接相连，而在处理器主板中,prsnt1信号接地，而prsnt2#信号通过上拉电阻接为高。pcie设备的热插拔结构如下图所示。如上图所示，当add-in卡没有插入时，处理器主板的prsnt2#信号由上拉电阻接为高，而当add-in卡插入

12、时主板的prsnt2#信号将与prsnt1#信号通过add-in卡连通，此时prsnt2信号为低。处理器主板的热插拔控制逻辑将捕获这个“低电平”，得知add-in卡已经插入，从而触发系统软件进行相应地处理.拓扑结构一个pcie系统的拓扑结构包括四个功能类型根联合体根联合体(root complex）、交换器（switch）、端点（ependpoint）和桥(图2)。虚线代表着两个pcie设备间的一个连接，被称为链路.根联合体对整个pcie建构实施初始化并配置各链路。它通常把中央处理单元 （cpu）与其它三 个功能中的一或多个pcie交换器、pcie端点和pcie到pci桥 -连接起来. pci

13、e交换器把数据路由至下游多个pcie端口，并分别从其中每个端口路由到上游唯一一个根联合体.pcie交换器也可以灵活地把数据从一个下游端口路由到另一个下游端口（点对点），它消除了传统pci系统限制性的树状结构. 端点通常位于终端应用内，它负责连接应用与系统内的pcie网络。端点要求并完成pcie事务传输。一般来说，系统内的端点比任何其他类型的pcie部件都要多。 桥用于连接pcie与系统内诸如pci/pci-x等其他pci总线标准；这样的系统同时采用上述各总线 架构。pcie层次结构pcie规范定义的协议遵循开放源码促进会（osi)模型。该模型分为5个基本层,如下图左侧所示.事务层(transa

14、ction层)定义了pcie总线使用总线事务，其中多数总线事务与pci总线兼容。这些总线事务可以通过switch等设备传送到其他pcie设备或者rc。rc也可以使用这些总线事务访问pcie设备.事务层接收来自pcie设备应用层（图中xx层）的数据，并将其封装为tlp(transaction layer packet)后,发向数据链路层。此外事务层还可以从数据链路层中接收数据报文，然后转发至pcie设备的应用层.在pcie总线中,事务层传递报文时可以乱序，还可以使用流量控制机制保证pcie链路的使用效率。 数据链路层（link层）保证来自发送端事务层的报文可以可靠、完整地发送到接收端的数据链路层

15、。来自事务层的报文在通过数据链路层时，将被添加sequence number前缀和crc后缀。数据链路层使用ack/nak协议保证报文的可靠传递。pcie总线的数据链路层还定义了多种dllp(data link layer packet)，dllp产生于数据链路层，终止于数据链路层。值得注意的是，tlp与dllp并不相同，dllp并不是由tlp加上sequence number前缀和crc后缀组成的。 物理层（physical层）是pcie总线的最底层，将pcie设备连接在一起.pcie总线的物理电气特性决定了pcie链路只能使用端到端的连接方式。在上图的右边，我们对其余层进行了展开,以更准确

16、地显示那些更靠底部的层是如何映射到物理硬件实现的。 如上图所示，物理层分为两个子层:电气和逻辑层。不少公司已经在电气层和逻辑层间定义了一个称为pci express（pipe)的物理接口,并对其加以利用.pipe接口使设计能参照一个标准接口进行且还能使购自不同厂商的多个部件协同工作。 物理层下的电气子层实现包括收发器、模拟缓冲器、串行/解串行器（serdes）在内的模拟器件以及10位接口。 物理编码子层(pcs）把每8位数据字节编码/解码为10位代码。这种编码特性不仅能检查有效字符，而且也限制了被发送的“0”和“1”数量上的差异，从而同时在发射器和接收器侧保持了dc均衡,进而大大提高了电磁兼容

17、性（emc）和电气信号性能。 在物理层内pipe接口的另一侧包含用以指示链路训练和状态的状态机(ltssm）、通道间去除偏移、特殊序列检测和生成等功能。 机械层定义了诸如对连接器、卡外形尺寸、卡检测和热插拔等要求的机械环境。在实际物理硬件内，还有另一种分层：从串行引脚层到pipe接口层统称为物理层（phy);从pipe接口到应用的那些层统称为数字控制器。任何给定pcie链路的端点都必须包括物理层和数字控制器。下图显示了插入到根联合体内的pcie物理层和控制器。端点使用端点端口控制器,根联合体设备使用根端口控制器.pcie phypcie的phy主要有物理编码子层（pcs）和电气子层(elect

18、rical）。物理编码子层（pcs）主要功能是8b10b的编码和解码(实现内嵌时钟，dc平衡）、rx检测等，属于数字部分，功能属于物理层的逻辑子层的一部分。不同的pcie协议，编码方式也不同；而电气子层(electrical）的核心是串行/解串行器(serdes）。在发送端（tx)，将并行数据转变为串行数据，然后以差分的形式发送到物理信道上;在接收端（rx），要将收到的串行差分信号变成并行数据，然后送到上一级的pcs层。phy上的串行/解串行器（serdes）是核心电路,属于模拟部分，也是设计难点。因为pcie信号的速度很高,信号时钟都是几个g（1。0为1。25g,2。0为2。5g,3.0为4

19、g），信号通路上的接插件、pcb走线等因素，会导致信号出现噪音和衰减，导致信号完整性问题的发生;如上图的例子，1。25gbps和5gbps数据流的二进制眼图，信号都是采用26英寸（0。66m）长的标准fr4板材传输的。图右侧对应的二进制眼图显示的是在接收端信号的衰减. 1。25gbps数据流在传输过程中,信号得以相当好地保留；但由于在高于1ghz频率速率下，低成本fr4基板和互连材料引入的介电损耗，5gbps眼图的大小和清晰度已被严重恶化。频率越高，损耗越大；从而导致无法接受的1-0-1-0位流（本质上是交流信号）失真，尽管一系列全“1”或全“0”(本质上是直流信号）能成功传输。解决方案是通过

20、加大相对于低频（dc）信号而言的高频（ac)信号的幅值来提升总体信噪比-它是个称为预加重的过程。另一种方法是对较低频率的信号进行去加重.在发射器端采用预加重可为接收端提供干净的眼图从而能使裕度满足规范.pcie控制器pcie控制器的功能是,按照pcie的协议,用硬件电路实现规范定义的事物层、链路层和物理层中的一部分功能(如指示链路训练和状态的状态机（ltssm）、通道间去除偏移、特殊序列检测和生成等功能）；pcie数据包pci express采用数据包在各系统间以及数字接口的各层和pcie设备间传输数据。应用层发起事务传输，事务传输层把应用请求转换为一个pcie事务包.数据链路层为该数据包增加

21、一个序列号和链路crc （lcrc)。数据链路层还确保该双向事务接收正确(下图)。最后,物理层在pcie链路上传输该事务。pcie数据包主要有2类:传输数据的事物包（tlp)和管理链路状态的链路包（dllp）；pcie控制器的物理层控制器的物理层负责与phy进行接口，并管理用于初始化链路和格式化数据包的许多功能。利用特殊序列来建立物理链路、进入和退出低功耗链路状态等。物理层的接收部分负责： 负责包含多通道链路的通道映射、通道到通道间的去偏移. 数据解扰。 发现数据包并实施去帧化处理。 检测特殊数据包序列，如：ts1、ts2、skip（跳过）和电气闲置；物理层的发射部分负责: 采用特殊符号插入对

22、数据包进行帧化处理;如用stp或sdp符号标志数据包的开始，用end符号标记数据包结束。 数据加扰. 链路控制初始化、宽度和通道反转协商。 多通道传输控制. 生成跳跃序列以补偿链路两端的时钟ppm差.下面对上面涉及的一些功能做简单的描述:通道映射:使顺序传送数据包在多通道链路上同时发送，从而大大增加了吞吐量。接收器物理层以正确顺序对数据包进行重组（见下图）.数据加扰：加扰解扰的作用是解决emi的问题：当数据重复传输时，能量就会集中在某一频率上，产生emi噪声；数据经过加扰后，能把集中的能量分散开，几乎变成白噪声；对数据信息加扰的算法:g(x）=x16+x5+x4+x3+1；链路训练：目的是初始

23、化物理层、端口配置信息、相应的链路状态,并了解链路的拓扑结构，以便pcie链路两端的设备进行通信。比如将一个x4的pcie设备接到x16的插槽上，此时必须要通过链路训练，来确定实际链路两端的设备状态。此外，为了pcb走线方便，链路两端的设备使用的lane可以错序或极性反转连接（如下图）,也必须通过训练来确定具体的连接方式;为了进行链路训练，需要发送一些特殊的字符序列：ts1和ts2序列、idle序列、fts序列、skip序列等；ts1和ts2序列，即普通的训练序列（training sequence）,其中ts1序列的主要作用是检测pcie链路的配置信息，而ts2序列确认ts1序列的结果，有1

24、6个字符组成,具体见pcie规范（表42和表4-3）;idle序列:要进入或退出空闲状态(idle）所发送的序列；fts序列：主要目的是使接收端rx能重新获得bitsymbol lock,发送端tx要发送的fts序列个数由接收到的ts1/2序列决定，ts1/2序列的第3个字符是需要发送的fts个数；skip序列：作用是进行时钟补偿；因为在接收端rx中，存在2个时钟：1个是通过pll从报文中恢复的时钟，另一个是本地时钟，这2个时钟并不完全同步。在rx端有个同步fifo来进行同步，该fifo的大小固定，2端时钟误差太大fifo就会溢出。所以每个lane在发送一定长度的字符后，必须要根据fifo的状

25、态增加或减少发送skip序列来补偿2端时钟的误差；在进行链路训练时，使用的是ltssm状态机,如下图，这里就不深入了；pcie控制器的数据链路层数据链路层确保可靠的数据交换,负责错误检测和重传、流量控制额度（fcc）的初始化和更新以及电源管理服务。为实现这些功能，数据链路层生成并处理数据链路层数据包（dllp）。 一旦ltssm发出物理链路协商,数据链路层就被启能。在此，各端点的数据链路层利用流量控制 （fc)初始化协议进行链路初始化.使用该协议交互各链路伙伴可用的排队资源的资讯.一旦完成fc初始化，链接就准备好为事务传输层提供可靠的数据传输服务.在tlp传输时,定期流量控制更新继续追踪缓冲区

26、的可用空间以防止溢出。 数据链路层在不可靠（有损耗）的物理链路上提供了可靠的数据传输服务。它是通过验证收到的tlp及使用接收到数据的正确认并在接收失败时重新传送数据来做到这点的。当tlp被发送时，它们被分配给序列号，并采用一个crc码且把该码发送至物理层以用于串行链路上的传输.接收时,检查crc和序列号。crc内的错误或出序的序列号显示发生了传输错误,信号通过给出负确认（nak)予以响应。接到nak后，发送器重新传送数据包,该数据包被存储在专为此目的设置的“重传”缓存器内。若crc序列号检查成功，接收器发出正确认（ack）。对给定tlp来说,仅当收到ack时，才对重传缓冲区进行数据刷新.使用此

27、协议，数据链路层可以保证tlp的正确发送.pcie控制器的事物传输层数据传输层创制出站及接收入站事务传输层数据包（tlp）。tlp包括一个报头、一个可选数据配载以及一个可选的端到端crc（ecrc）.tlp既可以是请求也可以是对请求(完成)的响应，它永远是4个字节(1个dword）的倍数。报头指定事务类型、优先级、地址,路由规则及其他数据包特征。发送事务传输层构建数据包报头、伺机添加ecrc并门控数据包的传输（直到有足够的远程流量控制额度可用）。接收事务传输层检查tlp格式和报头。它也择机检查ecrc。pcie基本功能和属性吞吐量:流量控制额度 如前所述，pcie连接的两端采用流量控制额度（f

28、cc）以确保数据不会因缓冲区溢出而丢失。流量 控制额度因而对总有效吞吐量发挥着关键作用。 流量控制额度就是关于接收器缓冲器容量的信息,因而由接收器件发出。链路的发送端只传送接收端有足够空间所能容纳接收的数据包的数量，在数据包发送过程中这些空间在减少.链路的接收端随着其缓冲空间的空出,会接着发布缓冲器容量信息.有用于送出、未送出和完成的流量控制队列,因此，有三类流量控制dllp.另外还有： init_fc dllps定义各fc类（p、np、cpl）的初始缓冲空间 ；update_fc dllps用来宣告又有新“额度;qos:传输类别和虚拟通道 传输分类和通道虚拟化使系统能为不同应用提供不同的服务

29、质量（qos）。如在pc中，会给视频流以最高优先级以确保有足够的带宽提供高品质视频，保证其不会被其它应用阻扰.在网络服务器应用中，这种优先级对网络服务提供商的经营来说必不可少，它们必须要能以不同的服务定价提供多种服务水平不同的服务. 通道虚拟化允许多个独立的数据流复用同一条线路。虚拟通道拥有自己的缓冲资源。 传输分类使用传输类标记定义端到端的优先级，任何数据包都会被指配一个针对其它流通的优先级.根联合体为每一传输类分配一个虚拟通道,虽然在数据包路径上的不同点可能会有不同的虚拟通道。灵活的仲裁机制使虚拟通道保有必要的优先级和服务水准。仲裁机制包括：任意（自定义）、循环赛、加权轮循等。ras：数据完整性 数据完整性是由采用一系列必要和可选的协议特性保证的.所需要的特性有: 物理层检查-8b/10b编码/解码以剔除无效字符。 链路层检查数据包crc（pcrc）检查；数据包序号检查;验证确认/负确认（ack/nak）. 事务传输层检查报头和数据包有效性;完成超时. 可选特性-无论可选或不可选,任何pcie ip实际上都该支持的特性有-接收器溢出检查、流量控制错误检查、端对端crc（ecrc）检查、损坏的tlp检查、存储器奇偶校验和数据通路奇偶校验。ras： 排序/pci规则 排序衍生自pci模型,它有两个目标： 为避免系统死锁。pcie是通过确保一些数据包类型必须要能通过被隔阻的