第四章 主存储器

1、第四章第四章 主存储器主存储器 第一节第一节 存储器概论存储器概论 第二节第二节 主存储器主存储器 第三节第三节 存贮器的组成与控制存贮器的组成与控制 第四节第四节 多体交叉存贮器多体交叉存贮器 本章要求本章要求 掌握掌握主存储器的分类、工作原理、组成方主存储器的分类、工作原理、组成方 式以及与其他部件（如式以及与其他部件（如CPUCPU）的联系的联系; ;掌握掌握高速高速 缓冲存储器、磁表面存储器等的基本组成和工缓冲存储器、磁表面存储器等的基本组成和工 作原理作原理; ;具有具有运用相同类型或不同类型存储器运用相同类型或不同类型存储器 构建具有层次结构的存储器系统的构建具有层次结构的存储器系

2、统的能力能力。 第一节第一节 存储器概论存储器概论 是计算机系统中的记忆部件是计算机系统中的记忆部件, ,用来存放程用来存放程 序和数据。序和数据。 v存储器的功能存储器的功能 随着超大规模集成电路设计与制作技术的飞随着超大规模集成电路设计与制作技术的飞 速发展，使速发展，使CPUCPU速度变得惊人的高，而存贮器的取速度变得惊人的高，而存贮器的取 数和存数的速度很难与之适配，这使得计算机的数和存数的速度很难与之适配，这使得计算机的 运行速度很大程度上受制于存储器速度。运行速度很大程度上受制于存储器速度。 v存储器与存储器与CPUCPU的速度差异的速度差异 如何解决？如何解决？ 后面介绍。后面介

3、绍。 4 v以存储器为中心的理由以存储器为中心的理由 计算机系统中输入输出设备数量增多，通过运计算机系统中输入输出设备数量增多，通过运 算器实现存储器与输入输出设备之间的数据交算器实现存储器与输入输出设备之间的数据交 换，将大大加重运算器的负担；换，将大大加重运算器的负担； 共享存储器的多处理机的出现，利用存储器存共享存储器的多处理机的出现，利用存储器存 放共享数据，并实现处理机之间的通信，更加放共享数据，并实现处理机之间的通信，更加 强了存储器作为全机中心的作用。强了存储器作为全机中心的作用。 计算机正在执行的程序和数据均存在存储器中。计算机正在执行的程序和数据均存在存储器中。 传统计算机由

4、传统计算机由“三器两备三器两备”组成组成, ,以运算器为以运算器为 中心中心, ,而现代计算机均以存储器为中心。而现代计算机均以存储器为中心。 5 v存储器分类存储器分类 按存储介质分类按存储介质分类: : 双极性半导体存储器双极性半导体存储器速度快速度快; ;MOSMOS半导体存半导体存 储器储器集成度高集成度高, ,制造简单制造简单, ,成本低成本低, ,功耗小。功耗小。 q半导体存储器半导体存储器 双极性半导体存储器双极性半导体存储器 MOSMOS半导体存储器半导体存储器 存储器的种类繁多存储器的种类繁多, ,从不同角度对存储器可作从不同角度对存储器可作 不同的分类。不同的分类。 q磁表

5、面存储器磁表面存储器 磁表面存储器是在金属或塑料基体的表面上磁表面存储器是在金属或塑料基体的表面上 涂一层磁性材料作为记录介质，工作时磁层随载涂一层磁性材料作为记录介质，工作时磁层随载 体高速运转，用磁头在磁层上进行读写操作。体高速运转，用磁头在磁层上进行读写操作。 按载磁体形状的不同分为：按载磁体形状的不同分为： 磁盘、磁带和磁鼓磁盘、磁带和磁鼓。 q光盘存储器光盘存储器 光盘存储器是应用激光在记录介质上进行读光盘存储器是应用激光在记录介质上进行读 写的存储器。其特点写的存储器。其特点是非易失性、记录密度高、是非易失性、记录密度高、 耐用性好、可靠性高和可互性强。耐用性好、可靠性高和可互性强

6、。 7 p随机存储器随机存储器RAMRAM（Random Access MemoryRandom Access Memory） 按存取方式分类按存取方式分类 特点特点是任何一个存储单元的内容均可随机存取，是任何一个存储单元的内容均可随机存取， 而且存取时间与存储单元的物理位置无关，而且存取时间与存储单元的物理位置无关，它们它们 存储的内容断电则消失故称为易失性存储器存储的内容断电则消失故称为易失性存储器。 根据其存储信息原理的不同又分为根据其存储信息原理的不同又分为 静态静态RAMRAM（以触发器原理寄存信息）以触发器原理寄存信息） 动态动态DRAMDRAM（以电容充放电原理寄存信息）（以电容

7、充放电原理寄存信息） 8 p只读存储器（只读存储器（ROM） 特点特点是只能对其内容读出，不能对其写入是只能对其内容读出，不能对其写入 的存储器。的存储器。其内容断电也不消失故称为非易失其内容断电也不消失故称为非易失 性存储器。性存储器。通常用于存放固定不变的程序、常通常用于存放固定不变的程序、常 数、汉字库以及系统核心程序等。数、汉字库以及系统核心程序等。 根据制作工艺的不同根据制作工艺的不同ROMROM分为：分为： MROMMROM，PROMPROM，EPROMEPROM，EEPROMEEPROM，Flash MemoryFlash Memory p串行访问存储器串行访问存储器 特点特点是

8、对存储单元进行读写操作时，需按是对存储单元进行读写操作时，需按 其物理位置的先后顺序寻找地址。如串行半导其物理位置的先后顺序寻找地址。如串行半导 体存器、磁带等。体存器、磁带等。 9 q主存储器主存储器 按按在计算机中的作用分在计算机中的作用分 主要特点：主要特点：可直接和可直接和CPUCPU交换信息。交换信息。 q辅助存储器辅助存储器 主要特点：主要特点：主存储器的后援存储器，用来主存储器的后援存储器，用来 存放当前暂时不用的程序和数据，不能直接存放当前暂时不用的程序和数据，不能直接 和和CPUCPU交换信息。交换信息。 主存比辅存速度快、容量小、位价格高。主存比辅存速度快、容量小、位价格高

9、。 q高速缓冲存储器高速缓冲存储器Cache 主要特点：主要特点：存取速度快，容量小，存储控制存取速度快，容量小，存储控制 和管理由硬件实现，用于两个速度不同部件和管理由硬件实现，用于两个速度不同部件 间的缓冲。间的缓冲。 10 速度、容量、价格速度、容量、价格三者难以统一，一般情况三者难以统一，一般情况 下速度越高，位价就越高；容量越大，位价下速度越高，位价就越高；容量越大，位价 越低；容量越大，速度必然越低。越低；容量越大，速度必然越低。 存储器的层次结构存储器的层次结构 访存局部性访存局部性 时间局部性时间局部性 空间局部性空间局部性 Cache 主存储器主存储器 辅助存储器辅助存储器

10、价价 格格 速速 度度 11 第二节第二节 主存储器主存储器 CPUCPU运行处理的程序和数据存放在主存储器中，运行处理的程序和数据存放在主存储器中， 因此主存速度要快，主存主要采用半导体材料。因此主存速度要快，主存主要采用半导体材料。 主存储器的主要技术指标主存储器的主要技术指标 速度速度( (存取时间、存储周期存取时间、存储周期) )、容量、价格。、容量、价格。 存储容量：存储容量：能够存放信息的总量，通常以字节能够存放信息的总量，通常以字节 (Byte)(Byte)为单位。为单位。B B、KBKB、MBMB、GBGB、TBTB。 存取时间：存取时间：从启动一次存储器操作（读或写）从启动一

11、次存储器操作（读或写） 到完成该操作所经历的时间。到完成该操作所经历的时间。 存储周期：存储周期：连续启动两次独立的存储器操作所连续启动两次独立的存储器操作所 需要的最短时间间隔。需要的最短时间间隔。 存储器的价格：存储器的价格：通常以每位价格来衡量通常以每位价格来衡量 12 其它技术指标其它技术指标 可靠性、存储密度、功耗、物理尺寸可靠性、存储密度、功耗、物理尺寸( (集成度集成度) ) 主存储器与主存储器与CPU的连接的连接 CPU ARDR 主存储器主存储器 Kn 地址总线地址总线AB 数据总线数据总线DB 控制总线控制总线CB R/W Ready 连接由总线支持，连接由总线支持， 包括

12、包括DBDB、ABAB、CBCB 主主存储器的基本操作存储器的基本操作 CPU等待从主存发来的回答信号，通知等待从主存发来的回答信号，通知CPU“读读”操作操作 完成完成 p主存通过主存通过Ready线回答，为线回答，为“1”时表明存储地址的内时表明存储地址的内 容已读出，并放在数据总线上，可送人容已读出，并放在数据总线上，可送人DR CPU ARDR 主存储器主存储器 Kn 地址总线地址总线AB 数据总线数据总线DB 控制总线控制总线CB R/W Ready CPU将地址送将地址送AR， 经经AB送往主存，送往主存， CPU经经CB发发“读读” 请求请求 读操作读操作 写操作写操作 读操作过

13、程读操作过程 CPU ARDR 主存储器主存储器 Kn 地址总线地址总线AB 数据总线数据总线DB 控制总线控制总线CB R/W Ready CPU字地址送到字地址送到AR， 经经AB送主存，送主存，CPU将将 字送字送DR，并送，并送DB， CPU发出发出“写写”命令命令 写操作过程写操作过程 CPU等待从主存储器发来的回答信号，通知等待从主存储器发来的回答信号，通知 CPU“写写”操作完成操作完成 p主存从主存从DB接收到信息字并按接收到信息字并按AB指定地址存储，并指定地址存储，并 经经Ready控制线发回写操作完成信号控制线发回写操作完成信号 读读/写写存储器存储器 p其存储的内容断电

14、则消失故称为其存储的内容断电则消失故称为易失性易失性存储器存储器 p按带电工作时，能否长时间保存信息又分为按带电工作时，能否长时间保存信息又分为 u静态随机存储器（静态随机存储器（SRAM） 利用触发器保存信息利用触发器保存信息 u动态随机存储器（动态随机存储器（DRAM） 利用利用MOS电容存储电荷来保存信息电容存储电荷来保存信息 随机读写存储器（随机读写存储器（RAM） 1.1. 静态存储器单元静态存储器单元 单元电路单元电路T1T6管组成，管组成，T1T4组成两个反相器，组成两个反相器， 两个反相器两个反相器交叉耦合连接，组成一个触发器交叉耦合连接，组成一个触发器 T3/T4管为负载管管

15、为负载管 T5/T6管管 ：控制触发器与位线的接通控制触发器与位线的接通 VDD T3 T1 T4 T2 T5 T6 字（行）选择线 位线2 A B VGG VSS 位线1 A. 静态存储器（静态存储器（SRAM） VDD T3 T1 T4 T2 T5 T6 字（行）选择线 位线2 A B VGG VSS 位线1 字选择线输入高电平，单元字选择线输入高电平，单元T5、T6选通，位线选通，位线1和位和位 线线2接高电位，若原存储的是接高电位，若原存储的是“1”态（态（T1导通，导通，T2 截止截止)，就有电流自位线，就有电流自位线1经经T5流向流向T1，在位线，在位线1上产上产 生一个负脉冲。因

16、生一个负脉冲。因T2截止，位线截止，位线2不产生负脉冲。不产生负脉冲。 为为0态时，态时，T1截止，截止，T2导通，与上述情况相反导通，与上述情况相反 哪一位线上出现负脉冲来判定读的是哪一位线上出现负脉冲来判定读的是“1”或或“0” 静态存储器单元读静态存储器单元读 VDD T3 T1 T4 T2 T5 T6 字（行）选择线 位线2 A B VGG VSS 位线1 字选择线输入高电平，单元字选择线输入高电平，单元T5、T6选通。选通。 位线位线1、位线、位线2分别送高电平和低电平，或相反，分别送高电平和低电平，或相反， 便可迫使触发器状态发生变化，从而把便可迫使触发器状态发生变化，从而把“1”

17、或或 “0”信息写入。信息写入。 静态存储器单元写静态存储器单元写 2. 161位静态存储器组成位静态存储器组成 Y Y 译译 码码 器器 位线位线2 2 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG GG V VSS SS T7T7T8T8 位线位线1 1 字（行）选择线字（行）选择线 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG GG V VSS SS T7T7 T8T8 位线位线1 1 位线位线2 2 位线位线2 2 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG

18、GG V VSS SS T7T7 T8T8 位线位线1 1 V VDD DD T3T3 T1T1 T4T4 T2T2 T5T5T6T6 V VGG GG V VSS SS T7T7T8T8 位线位线1 1 位线位线2 2 列选择线列选择线 0 03 3 A A2 2 A A3 3 写入写入 电路电路 读出读出 放大放大 DIN DOUT /WE X X 译译 码码 器器 A A0 0 A A1 1 0 0 3 3 行行 地地 址址 数数 据据 控控 制制 列列 地地 址址 存储单元阵列存储单元阵列 存储单元阵列存储单元阵列 存储单元阵列存储单元阵列 行行 地地 址址 译译 码码 行行 选选 择

19、择 驱驱 动动 存储单元阵列存储单元阵列 列列I/O电路电路 列选择驱动列选择驱动 列地址译码列地址译码 数据数据 驱动驱动 控制控制 电路电路 地址码分两组地址码分两组 前一半经行地址译码前一半经行地址译码 器和驱动器选择存储器和驱动器选择存储 阵列的某一行阵列的某一行 后一半经列地址译码后一半经列地址译码 器和驱动器选择存储器和驱动器选择存储 阵列的某一列读写电阵列的某一列读写电 路，再通过控制电路路，再通过控制电路 与数据输入、输出端与数据输入、输出端 相连相连 控制信号：写允许控制信号：写允许 WE#、片选、片选CS# 片选有效时，片选有效时，WE#为为 低则写，否则为读低则写，否则为

20、读 存储器芯片存储器芯片 3. 静态存储器（静态存储器（SRAM）读写时序读写时序 静态存储器的控制信号、地址信号、数据信号静态存储器的控制信号、地址信号、数据信号 在时间配合上有一定要求在时间配合上有一定要求 （1）SRAM读周期时序读周期时序 有两种：有两种： u片选信号先建立片选信号先建立 u地址信号先建立地址信号先建立 Adr CS DOUT 地址地址 建立建立 地址地址 失效失效 数据有效数据有效 数据线数据线 输出高阻输出高阻 下一地下一地 址建立址建立 taAdr 地址读数时间地址读数时间 taAdr 读周期读周期tRC WE 片选信号先建立片选信号先建立 片选信号后建立片选信号

21、后建立 Adr CS DOUT 地址地址 建立建立 数据有效数据有效 t T WE DOUT CS Adr DIN WE 地址对写允地址对写允 许建立时间许建立时间 tsu Adr Adr th地址对写允地址对写允 许保持时间许保持时间 th DIN 数据对写允数据对写允 许保持时间许保持时间 tsu DIN 数据对写允数据对写允 许建立时间许建立时间 tsu CS 片选对写控片选对写控 制建立时间制建立时间 th CS 片选对写控片选对写控 制保持时间制保持时间 写周期写周期tWC tW WE 最小写允许宽度最小写允许宽度 （2）SRAM写周期时序写周期时序 B. 动态存储器（动态存储器（D

22、RAM） VDD 预充电预充电 信号信号 T3 T2 T4 T1 写数据线写数据线 读数据线读数据线 写写 入入 选择线选择线 读读 出出 选择线选择线 Cg 预充电信号为高，预充电信号为高，T4导通，导通， 读出数据线为高读出数据线为高 读出选择线为高，读出选择线为高，T3导通：导通： p若若Cg上储存有电荷，上储存有电荷，T2导导 通，读出数据线通过通，读出数据线通过T3 、 T2接地，读出电压为低接地，读出电压为低 电平电平 p若若Cg上无电荷，上无电荷，T2截止，截止， 读出数据线电压无变化读出数据线电压无变化 读出读出 由读出数据线的电平高低判断由读出数据线的电平高低判断“1”或或“

23、0” 1. DRAM三管存储单元电路三管存储单元电路 1. DRAM三管存储单元电路三管存储单元电路 在写数据线上加上写入信在写数据线上加上写入信 号：高或低号：高或低 写入选择线为高，写入选择线为高，T1导通：导通： p若写入若写入“1”，对，对Cg充电充电 p若写入若写入“0”，对，对Cg放电放电 写入写入 优点：电路稳定优点：电路稳定 缺点：布线复杂，元件较多，不利于大容量集成缺点：布线复杂，元件较多，不利于大容量集成 保持：保持：写入选择线为低，写入选择线为低， T1截止，截止，Cg电压保持不变电压保持不变 VDD 预充电预充电 信号信号 T3 T2 T4 T1 写数据线写数据线 读数

24、据线读数据线 写写 入入 选择线选择线 读读 出出 选择线选择线 Cg 27 2. DRAM单单管存储单元电路管存储单元电路 单元电路由一个晶体管单元电路由一个晶体管T和一个和一个 与与T的源极的源极S相连的相连的MOS电容电容Cs组组 成成 保持状态保持状态 字线字线W为为0，T截止，切断了电截止，切断了电 容容CS的通路，既不充电也不放电，的通路，既不充电也不放电， 保持原来的状态不变保持原来的状态不变 电容电容C上有无电荷分别表示上有无电荷分别表示1和和0 外部只设置一条字线和一条数据外部只设置一条字线和一条数据 线，字线起地址选择作用线，字线起地址选择作用 VSS DS G 字线字线W

25、 T CS VS 数数 据据 线线 CD 位线位线 28 DRAM单管存储单元写单管存储单元写 字线字线W作用高电平，晶体管作用高电平，晶体管T导导 通通 写入写入 “1”:数据线数据线D加高电位，加高电位， 则数据线上的高电位通过则数据线上的高电位通过T对对CS 充电，充电，VS为高电平，即写入为高电平，即写入 “1” 2. DRAM单单管存储单元电路管存储单元电路 VSS DS G 字线字线W T CS VS 数数 据据 线线 CD 位线位线 写入写入“0”:数据线数据线D加低电位，加低电位， 数据线上的低电数据线上的低电 位通过位通过T与与CS连连通，电容放电，使通，电容放电，使VS变为

26、低电平，变为低电平， 即写入即写入“0” 29 DRAM单管存储单元读单管存储单元读 字线字线W作用高电平，晶体管作用高电平，晶体管T导导 通通 原存原存“0”，CS上无电荷，上无电荷，VS为低为低 电位，通过电位，通过T与数据线连通，也与数据线连通，也 为低电位，表示读出为低电位，表示读出“0” 2. DRAM单单管存储单元电路管存储单元电路 VSS DS G 字线字线W T CS VS 数数 据据 线线 CD 位线位线 p原存原存“1”，CS上上有电荷，有电荷， VS为高电位，通过为高电位，通过T读读 到数据线上，数据线为高电位，表示到数据线上，数据线为高电位，表示 读出读出“1” 30

27、优缺点优缺点 2. DRAM单单管存储单元电路管存储单元电路 VSS DS G 字线字线W T CS VS 数数 据据 线线 CD 位线位线 u优点优点 p线路简单、集成度高、功耗低、线路简单、集成度高、功耗低、 价格便宜价格便宜 p需要刷新需要刷新/再生电路再生电路 u读出时读出时CS要放电要放电 u漏电阻的存在，随着时间的漏电阻的存在，随着时间的 推移，推移，CS上电荷会漏失上电荷会漏失 p需要高灵敏度的读放需要高灵敏度的读放 u读出信号非常微弱读出信号非常微弱 u缺点缺点 31 3. 16K1位动态存储器组成位动态存储器组成 为什么分行、为什么分行、 列地址？列地址？ 地址分两次输入，先

28、送行地址，后送列地址，行地地址分两次输入，先送行地址，后送列地址，行地 址由址由RAS#输入，列地址由输入，列地址由CAS#输入输入 读出放大器由对称触发器构成，每列一个，共读出放大器由对称触发器构成，每列一个，共 128个，读放两边各连个，读放两边各连64个存储单元，构成对称个存储单元，构成对称 分布分布 采用多字一位结构，存储矩阵由采用多字一位结构，存储矩阵由2个个64 128阵列组阵列组 成，存储单元采用单管电路，由行、列地址译码驱成，存储单元采用单管电路，由行、列地址译码驱 动，动，1次读写次读写1个单元个单元 3. 16K1位动态存储器组成位动态存储器组成 何谓刷新：何谓刷新：由于电

29、容漏电阻的存在，电容上的电荷不由于电容漏电阻的存在，电容上的电荷不 可能长久保存，需要定期地对电容充电，以补充泄漏可能长久保存，需要定期地对电容充电，以补充泄漏 恢复原来的电荷，这一充电过程称为再生恢复原来的电荷，这一充电过程称为再生（刷新）（刷新） 实现方法：实现方法：利用利用“读出读出”方式进行刷新方式进行刷新 读出时，读出放大器又使相应存储单元的存储信息读出时，读出放大器又使相应存储单元的存储信息 自动恢复自动恢复 由于每一列均有一个读出放大器，故刷新时，每次由于每一列均有一个读出放大器，故刷新时，每次 可刷新一行，依次选择行，当把所有行全部读出一可刷新一行，依次选择行，当把所有行全部读

30、出一 遍，就完成了对整个存储器的刷新遍，就完成了对整个存储器的刷新 刷新间隔时间：刷新间隔时间：对于对于DRAM，再生一般应在小于或等，再生一般应在小于或等 于于2ms的时间内进行一次的时间内进行一次 4. 动态存储器再生动态存储器再生/刷新刷新 为什么为什么 RAS#RAS#、CAS#CAS#与地址的时序关系与地址的时序关系 5. 动态存储器操作时序动态存储器操作时序 由由RAS#下沿把行地址打入行地址下沿把行地址打入行地址锁存器，锁存器，CAS#下沿把下沿把 列地址打入列地址锁存器，列地址打入列地址锁存器，CAS#下降沿滞后下降沿滞后RAS #下降沿下降沿 RAS#、CAS#的正、负电平宽

31、度应分别大于手册规定值的正、负电平宽度应分别大于手册规定值 满足此要求，满足此要求，CAS#的上升沿可在的上升沿可在RAS#的正电平也可的正电平也可 在在RAS#的负电平期间发生的负电平期间发生 行地址对行地址对RAS#的下降沿以及列地址对的下降沿以及列地址对CAS#的下降沿，的下降沿， 均应有足够的地址建立时间和地址保持时间均应有足够的地址建立时间和地址保持时间 5. 动态存储器操作时序动态存储器操作时序 读工作方式读工作方式 t cRD是读工作周期，指完成一次是读工作周期，指完成一次“读读”所需的最小时间所需的最小时间 确保正常读出，确保正常读出，WE#=1应在列地址送入前应在列地址送入前

32、(即即CAS#下降下降 沿到来前沿到来前)建立，在建立，在CAS#上升沿到来后撤除上升沿到来后撤除 5. 动态存储器操作时序动态存储器操作时序 写工作方式写工作方式 tcWR写工作周期，指完成一次写工作周期，指完成一次“写写”所需的最小时间所需的最小时间 WE#=0在在CAS#下沿之前建立，在下沿之前建立，在CAS#下沿之后撤除下沿之后撤除 WE#=0以及以及DIN的建立时间和保持时间都是相对于的建立时间和保持时间都是相对于CAS# 的下降沿；的下降沿； WE#的负电平应有足够的宽度的负电平应有足够的宽度 写过程中写过程中DOUT 保持高阻态保持高阻态 5. 动态存储器操作时序动态存储器操作时

33、序 页面工作方式页面工作方式 当当RAS#下降沿到来后，锁存行地址，然后保持下降沿到来后，锁存行地址，然后保持RAS#=0； 在在RAS#=0期间不断变化列地址和期间不断变化列地址和CAS#，便可对某一行便可对某一行 的所有单元连续地进行读的所有单元连续地进行读/写写 页面工作方式：页面读、页面写、页面读页面工作方式：页面读、页面写、页面读-改写改写 优点：速度快，功耗小优点：速度快，功耗小 p一次行地址，多个一次行地址，多个CAS周期，节省了时间和功耗周期，节省了时间和功耗 5. 动态存储器操作时序动态存储器操作时序 刷新工作方式刷新工作方式 DRAM的刷新间隔一般是的刷新间隔一般是2ms

34、为保证为保证2ms内所有单元都能刷新到，则要求每次内所有单元都能刷新到，则要求每次 刷新操作的间隔刷新操作的间隔（2ms/存储阵列的行数）存储阵列的行数） 进行刷新时，先送行地址，接着送来进行刷新时，先送行地址，接着送来RAS#信号，信号， 则对指定行的所有单元进行刷新则对指定行的所有单元进行刷新 刷新时，数据线呈高阻态刷新时，数据线呈高阻态 40 DRAMDRAM研制与发展研制与发展 增强型增强型DRAMDRAM（EDRAMEDRAM） 通过改进通过改进CMOSCMOS制造工艺，加速晶体管开关速度，制造工艺，加速晶体管开关速度， 使使EDRAMEDRAM的存取时间和周期比普通的存取时间和周期

35、比普通DRAMDRAM减少一半，且减少一半，且 在在EDRAMEDRAM芯片上还集成了小容量的芯片上还集成了小容量的SRAM cacheSRAM cache。 Cache DRAMCache DRAM（CDRAMCDRAM） 与与EDRAMEDRAM相似，主要差别是相似，主要差别是SRAM cacheSRAM cache的容量的容量 不同不同, ,CDRAMCDRAM较大，使用它作为主存较大，使用它作为主存, ,可不设第二级可不设第二级 cachecache, ,第一级在处理器片内第一级在处理器片内。 扩充数据输出扩充数据输出EDOEDO（extended data outextended d

36、ata out），）， 在完成当前内存周期前即可开始下一内存周期的在完成当前内存周期前即可开始下一内存周期的 操作，因此能提高数据带宽或传输率。操作，因此能提高数据带宽或传输率。 EDO DRAMEDO DRAM 同步同步DRAM (synchronization dynamic RAM) 读写周期（读写周期（1010nsns15ns15ns）比比EDO DRAMEDO DRAM （20ns20ns30ns30ns）快，已被广泛应用。快，已被广泛应用。 典型的典型的DRAMDRAM是异步工作的，处理器送地址和是异步工作的，处理器送地址和 控制信号到存储器后，等待存储器进行内部操作控制信号到存储

37、器后，等待存储器进行内部操作 （选择行线和列线读出信号放大并送输出缓冲器（选择行线和列线读出信号放大并送输出缓冲器 等）等） ，而，而SDRAMSDRAM与处理器之间的数据传送是同步与处理器之间的数据传送是同步 的，在系统时钟控制下，处理器送地址和控制命的，在系统时钟控制下，处理器送地址和控制命 令到令到SDRAMSDRAM后，在经过已知一定数量的时钟周期后，后，在经过已知一定数量的时钟周期后， SDRAMSDRAM完成读或写的内部操作。在此期间，处理器完成读或写的内部操作。在此期间，处理器 可以去进行其他工作，而不必等待。可以去进行其他工作，而不必等待。 SDRAMSDRAM采用成组传送方式

38、，对顺序传送大量数采用成组传送方式，对顺序传送大量数 据特别有效。据特别有效。 Rambus DRAM(RDRAM) 由由RambusRambus公司开发，与公司开发，与CPUCPU之间传送数据通过专之间传送数据通过专 用的用的RDRAMRDRAM总线进行，且不用通常的总线进行，且不用通常的RASRAS、CASCAS、WEWE 和和CECE信号。采取信号。采取异步成组数据传输协议异步成组数据传输协议，在开始传，在开始传 送时需要较大存取时间送时需要较大存取时间，以后可达到以后可达到500500MbMbS S的传的传 输率。输率。RambusRambus得到得到 IntelIntel公司的支持，

39、其高档的公司的支持，其高档的 Pentium IIIPentium III处理器采用处理器采用 Rambus DRAMRambus DRAM结构。结构。 将整个将整个DRAM系统集成在一个芯片内，包括存系统集成在一个芯片内，包括存 储单元阵列、刷新逻辑、控制逻辑及时序等。片内储单元阵列、刷新逻辑、控制逻辑及时序等。片内 还附加有测试电路。还附加有测试电路。 集成随机存储器（集成随机存储器（IRAM） 6. DRAM与与SRAM比较比较 优点优点 DRAM使用单管单元作存储单元，所以每片存储使用单管单元作存储单元，所以每片存储 容量较大，是容量较大，是SRAM的的6倍倍 DRAM的地址是分批送入

40、的，所以引脚数比的地址是分批送入的，所以引脚数比 SRAM要少得多，且封装尺寸也较小要少得多，且封装尺寸也较小 DRAM价格较便宜，只有价格较便宜，只有SRAM的的1/6 DRAM所需功率只有所需功率只有SRAM的的1/6 缺点缺点 DRAM的速度比的速度比SRAM要低，要低，DRAM需要刷新，需要刷新， 浪费了时间，且需要配套的刷新电路浪费了时间，且需要配套的刷新电路 SRAM一般用作容量不大的高速存储器（如一般用作容量不大的高速存储器（如 Cache），而），而DRAM则用作计算机的主存则用作计算机的主存 C. 非易失性半导体存储器非易失性半导体存储器 非易失性存储器分类非易失性存储器分类

41、-按工艺来分按工艺来分 u掩膜型掩膜型ROM（Mask ROM，MROM） u可编程可编程ROM（Programmable ROM，PROM） u可擦除可擦除PROM（Erasable PROM，EPROM） u电可擦除电可擦除EPROM（Electrically EPROM， EEPROM/E2PROM） u闪存（闪存（Flash Memory）：在线快速擦除与重写）：在线快速擦除与重写 DRAM、SRAM均为可任意读写的均为可任意读写的RAM，当，当 掉电时，所存储的内容立即消失，所以掉电时，所存储的内容立即消失，所以称为称为 易失性存储器。易失性存储器。 其内容断电后也不丢失的存储器被称

42、为其内容断电后也不丢失的存储器被称为非易非易 失性失性存储器。存储器。 1、掩膜、掩膜型只读存储器型只读存储器（MROM） 二极管二极管ROM MOS-ROM 三极管三极管ROM 厂家据用户提供内容设计光刻掩厂家据用户提供内容设计光刻掩 模版，以存储元件有无的方法来模版，以存储元件有无的方法来 存储信息（存储信息（1 1和和0 0） 可用熔丝、二极管或晶体管作为可用熔丝、二极管或晶体管作为 元件，厂商制造完成后，用户不元件，厂商制造完成后，用户不 能修改其内容能修改其内容 2、可编程只读存储器（可编程只读存储器（PROM） 出厂时，存储单元为全接通状态（即全出厂时，存储单元为全接通状态（即全1

43、或全或全0态），使态），使 用时，用户可根据需要将某些单元断开或接通状态，即用时，用户可根据需要将某些单元断开或接通状态，即 改写为改写为“0”或或“1”，但只能改写一次，但只能改写一次 据改写原理的不同，据改写原理的不同，PROM分为熔丝型和结击穿型两种分为熔丝型和结击穿型两种 缺点：只能改写一次，缺乏灵活性缺点：只能改写一次，缺乏灵活性 n熔丝型熔丝型PROM l有熔丝表示有熔丝表示1 l无熔丝表示无熔丝表示0 n结击穿型结击穿型PROM l结截止表示结截止表示1 l结击穿表示结击穿表示0 47 3、紫外线擦除可编程序只读存储器（紫外线擦除可编程序只读存储器（EPROM） 编程时控制栅接编

44、程时控制栅接12V编程电压编程电压，S接地，接地，D加加5V电压电压 电子从源极流向漏极的沟道充分开启，电子从源极流向漏极的沟道充分开启，在在CG的高压的高压 吸引下，电子越过氧化层进人吸引下，电子越过氧化层进人FG，浮置栅获得足够，浮置栅获得足够 多的自由电子后，漏多的自由电子后，漏-源极形成导电沟道（接通状源极形成导电沟道（接通状 态），信息存储在绝缘的浮置栅上，掉电信息仍保存态），信息存储在绝缘的浮置栅上，掉电信息仍保存 FG上有电子代表上有电子代表“1”； FG上无电子代表上无电子代表“0” 基片 源极 - - - - - - - 漏极 电极导体 控制栅极 二氧化硅 二氧化硅二氧化硅

45、电极导体电极导体源极源极S 浮置栅浮置栅FG 控制栅控制栅CG 漏极漏极D P型基片型基片 N沟道沟道 等价电路结构等价电路结构 字线字线W W D S 位线位线 3、紫外线擦除可编程序只读存储器（紫外线擦除可编程序只读存储器（EPROM） 基片 源极 - - - - - - - 漏极 电极导体 控制栅极 二氧化硅 二氧化硅二氧化硅 电极导体电极导体源极源极S 浮置栅浮置栅FG 控制栅控制栅CG 漏极漏极D P型基片型基片 N沟道沟道 等价电路结构等价电路结构 字线字线W W D S 位线位线 擦除时，紫外线照射使氧化层变得有导电性，且浮置擦除时，紫外线照射使氧化层变得有导电性，且浮置 栅上的

46、电子更加活跃，从而穿过氧化层回到衬底，使栅上的电子更加活跃，从而穿过氧化层回到衬底，使 整体电路恢复起始状态整体电路恢复起始状态 不能实现在线擦除和编程，不不能实现在线擦除和编程，不 能实现单独擦除和改写，不灵能实现单独擦除和改写，不灵 活，封装麻烦，成本高活，封装麻烦，成本高 4、电可、电可擦除可编程序只读存储器（擦除可编程序只读存储器（EEPROM） EPROMEPROM门极结构门极结构 等价电路结构等价电路结构 字线字线W W D S CG 位线位线 FG EEPROM每个单元两个晶体管，浮栅晶体管和每个单元两个晶体管，浮栅晶体管和选择选择 控制晶体管控制晶体管 编程和擦除时选择相应的浮

47、栅晶体管，可实现按位编程和擦除时选择相应的浮栅晶体管，可实现按位 或字节的读写或字节的读写 IPD：Inter-Poly Dielectric 极间氧化层，隔绝浮栅极间氧化层，隔绝浮栅 包围浮置栅的氧化层比包围浮置栅的氧化层比EPROM的薄的薄 在线编程：在线编程：原理与原理与EPROM类似，类似，源极、漏极接地，源极、漏极接地， 在控制栅上施加高压，吸引电子穿越，进入浮置栅在控制栅上施加高压，吸引电子穿越，进入浮置栅 擦除原理：擦除原理：与与EPROM不同，不同，可在线电擦除可在线电擦除 在漏极在漏极D加高压，控制栅加高压，控制栅CG为为0V，翻转拉力方向，翻转拉力方向， 将电子从浮置栅将电

48、子从浮置栅FG中拉出，完成中拉出，完成擦除机制擦除机制 p重复改写次数有限制（氧化层被磨损，重复改写次数有限制（氧化层被磨损，10万次）万次） 可局部改写：可局部改写：由于选择管的存在，由于选择管的存在，读写操作可按位读写操作可按位 或字节进行，类似于或字节进行，类似于SRAM，但每字节的写入周期比但每字节的写入周期比 SRAM长得多长得多 不必全部擦除后再写入不必全部擦除后再写入 集成度低、功耗大集成度低、功耗大 5、快速擦除读写存储器（快速擦除读写存储器（Flash Memory，闪存，闪存） 在在EPROM与与E2PROM基础上发展而来基础上发展而来 具有具有EPROM一样的单管位元结构

49、（去掉选择管）一样的单管位元结构（去掉选择管） 沿用了沿用了EPROM的的编程机制编程机制 具有具有E2PROM在线电可擦除的特点在线电可擦除的特点 p具有区域擦除和整体擦除功能，擦除速度快，具有区域擦除和整体擦除功能，擦除速度快， 可擦写次数少（可擦写次数少（106次，次，DRAM擦写次数擦写次数1015次）次） 兼有兼有ROM和和RAM两者性能，又有两者性能，又有DRAM一样的高密一样的高密 度、低成本和小体积度、低成本和小体积 p是唯一具有大存储量、非易失性、低价格、可是唯一具有大存储量、非易失性、低价格、可 在线改写和高速度等特性的存储器在线改写和高速度等特性的存储器 p擦写次数较擦写

50、次数较DRAM少、最快取数时间较长少、最快取数时间较长 uFlash Memory 45ns；DRAM 10ns 非易失性半导体存储器组成结构非易失性半导体存储器组成结构 An0：地址线：地址线 Dm0：数据线：数据线 CE#：片选：片选 OE#：输出允许：输出允许 PGM#：编程脉：编程脉 冲输入端冲输入端 Vpp：编程电压：编程电压 Vcc：工作电压：工作电压 GND：数字地：数字地 几种存储器的典型应用几种存储器的典型应用 存储器存储器应用应用 SRAMCache DRAM主存主存 ROM固定程序、微程序控制存储器固定程序、微程序控制存储器 PROM用户自编程序用户自编程序 EPROM用

51、户编写并可修改的程序或产品用户编写并可修改的程序或产品 试制阶段试编的程序试制阶段试编的程序 E2PROMIC卡上存储信息卡上存储信息 闪存闪存固态盘、固态盘、IC卡、卡、BIOS 第三节第三节 存储器组成与控制存储器组成与控制 一个存储芯片的容量与计算机对存储器的需求一个存储芯片的容量与计算机对存储器的需求 有很大的差距，所以需要进行扩充才能满足需要。有很大的差距，所以需要进行扩充才能满足需要。 解决方法：解决方法：用多片存储器芯片组合而成，即容量扩展用多片存储器芯片组合而成，即容量扩展 位扩展：位扩展：指用多个存储器芯片对字长进行扩指用多个存储器芯片对字长进行扩 充的方式，即以位方向扩展。

52、充的方式，即以位方向扩展。 字扩展：字扩展：指增加存储器中字的数量。指增加存储器中字的数量。 字位扩展：字位扩展：字和位方向同时扩展。字和位方向同时扩展。 一、存储器容量扩展一、存储器容量扩展 1. 存储器容量扩展存储器容量扩展 -位扩展位扩展 将多片存储器的地址、片选、读写控制端相应并联，将多片存储器的地址、片选、读写控制端相应并联， 数据端分别引出数据端分别引出 8片片4M1芯片构成芯片构成4M8存储器存储器 I/O 4M1 I/O 4M1 I/O 数数 据据 线线 D7 . . D0 地地 址址 线线 A21 A0 CS R/W 2片片16K4芯片构成芯片构成16K8存储器存储器 2.

53、存储器容量扩展存储器容量扩展 -字扩展字扩展 2个个1M8位芯片组成位芯片组成2M8位存储器位存储器 1M 8 R/W D7 D0 1M 8 R/W D7 D0 R/W D0D7 A20 A19 A0 A19 A0 A0A19 CSCS 2. 存储器容量扩展存储器容量扩展 -字扩展字扩展 4个个16K8位芯片组成位芯片组成64K8位存储器位存储器 3. 存储器容量扩展存储器容量扩展 -字位扩展字位扩展 实际存储器往往需要字向和位向同时扩展实际存储器往往需要字向和位向同时扩展 p如果存储容量要求为如果存储容量要求为M 字字 N位，所用芯片规格位，所用芯片规格 为为L字字 K位，那么扩展存储器容量

54、需用位，那么扩展存储器容量需用M/L N/K枚芯片，即共枚芯片，即共M/L 组，每组组，每组N/K片片 u组组成同位扩展：组组成同位扩展：N/K片存储器的地址、片片存储器的地址、片 选、读写控制端相应并联，数据端分别引出选、读写控制端相应并联，数据端分别引出 u高若干位地址译码产生高若干位地址译码产生M/L个连向不同组的个连向不同组的 片选信号片选信号 p例如：要组成例如：要组成16M 8位的存储器容量位的存储器容量 u若若芯片规格为芯片规格为4M 1位，位， 则需用则需用4 8=32片片 u若芯片规格为若芯片规格为1M 8位，则需用位，则需用16 1=16片片 Y0 Y3 用用4M1位芯片组

55、成位芯片组成16M8位存储器位存储器 8 片片 4组组 A23 D7D0 CS I/O 4M 1位位 A21A0 R/W CS I/O 4M 1位位 A21A0 R/W A21 A0 CS I/O 4M 1位位 A21A0 R/W CS I/O 4M 1位位 A21A0 R/W A22 译码器译码器 WE 例例1 1 设有设有3232片片256256K K1 1位的位的SRAMSRAM芯片，问：芯片，问： (1) (1) 采用位扩展方法可构成多大容量的存储器采用位扩展方法可构成多大容量的存储器? ? (2) (2) 该存储器需要多少字节地址位？该存储器需要多少字节地址位？ (3) (3) 画出

56、该存储器与画出该存储器与CPUCPU连接的结构图，设连接的结构图，设CPUCPU的的 接口信号有地址信号、数据信号、控制信号接口信号有地址信号、数据信号、控制信号MREQ#MREQ# 和和R/W#R/W#。 因为存储容量为因为存储容量为256256K K32=1024KB32=1024KB，所以所以CPUCPU 访存最高地址位为访存最高地址位为A19A19。 解：（解：（1 1）3232片片256256K K1 1位的位的SRAMSRAM芯片可构成芯片可构成 256256K K3232位的存储器。位的存储器。 （2 2）如果采用）如果采用3232位的字编址方式，则需要位的字编址方式，则需要18

57、18条条 地址线，因为地址线，因为2 218 18=256 =256K K。 A19-2 A19-2 MREQ# R/W# CPU D31 D2 D1 D0 D31D0 WE A CE 256K 1 D WE A CE 256K 1 D WE A CE 256K 1 D WE A CE 256K 1 D (3) (3) 例例2 2、设有若干片设有若干片256256K K8 8位的位的SRAMSRAM芯片，问：芯片，问： (1)(1)、采用字扩展方法构成、采用字扩展方法构成20482048KBKB的存储器需要的存储器需要 多少片多少片SRAMSRAM芯片？芯片？ (2)(2)、该存储器需要多少字

58、节地址位？、该存储器需要多少字节地址位？ (3)(3)、画出该存储器与、画出该存储器与CPUCPU连接的结构图，设连接的结构图，设CPUCPU 的接口信号有地址信号、数据信号、控制信号的接口信号有地址信号、数据信号、控制信号 MREQ#MREQ#和和R/W#R/W#。 (4)(4)、写出译码器逻辑表达式。写出译码器逻辑表达式。 解：解：(1)(1)、该存储器需要、该存储器需要20482048K/256K = 8K/256K = 8片片SRAMSRAM芯片；芯片； (2) (2)、需要、需要2121条地址线，因为条地址线，因为2 221 21=2048 =2048KBKB，其中其中高高 3 3位

59、位用于芯片选择，用于芯片选择，低低1818位作为每个存储器位作为每个存储器 芯片的地址输入。芯片的地址输入。 (3) (3) 该存储器与该存储器与CPUCPU连接的结构图连接的结构图 ramsel7 3-8 译码译码 ramsel2ramsel1ramsel0 . A20-18 A20-0 A17-0 OE#MREQ# R/W# CPU D7D 0 D7D 0 D7D 0 D7D 0 D7D 0 WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D WE A CE 256K 8 D (4) 译码器的输出信号逻辑表达式译码器的输出信号逻辑表达式 r

60、amsel0 = A20 * A19 * A18 * MREQ# ramsel1 = A20 * A19 *A18* MREQ# ramsel2 = A20 *A19* A18 * MREQ# ramsel3 = A20 *A19*A18*MREQ# ramsel4 = A20* A19 * A18 * MREQ# ramsel5 = A20* A19 *A18* MREQ# ramsel6 = A20*A19* A18 * MREQ# ramsel7 = A20*A19*A18*MREQ# 4. 存储器容量扩展注意事项存储器容量扩展注意事项 静态存储器字扩展时，将各芯片的地址线、数据静态存储