chSOC设计实践概述解读

1、P1 2021/2/121 第1讲 SOC设计实践概述 P2 2021/2/122 课程简介 o 目标:通过实践和理论结合,掌握数字集成电路开发的基本 方法、流程以及集成电路开发过程中相关工具的使用,能 采用高层次设计方法设计较复杂的数字电路。 nSPEC.-GDSII nRTL-GDSII o 该课程的基础课程是数字逻辑、硬件描述语言。 o 该课程总计48个学时。 P3 2021/2/123 课程内容安排 o 理论部分: n 设计流程 n 可综合的Verilog语言 n 设计与验证 n 编码规范 n 逻辑综合基础 n 静态时序分析基础 n 布局布线等 P4 2021/2/124 课程内容安排

2、 o 实验部分: n Synopsys VCS Lab （验证部分） n Synopsys DC Lab （综合部分） n Synopsys ICC Lab （版图部分） o 考核: 大作业（文档、代码、验证、综合、布局布线等） P5 2021/2/125 1. Verilog设计电路与写C程序的区别 2. Verilog的建模层次有哪些? 3. Verilog建模组合逻辑和时序逻辑的异同? 4. 什么是寄存器?什么是Latch？寄存器的 setup/hold 时间是什么？ 5. 什么是同步电路,什么是异步电路？ 6. 逻辑综合的概念 P6 2021/2/126 第一节 SOC设计初步 1.

3、数字集成电路概述 2. 设计流程介绍 3. 硬件电路设计基本原则 4. EDA工具介绍 P7 2021/2/127 1 数字集成电路概述 o 历史和现状 o 设计方法 o 设计语言 o 设计模式 o 面临的挑战 P8 2021/2/128 1.1 发展历史 o 集成度的发展 n摩尔定律 o In 1965, Gordon Moore noted that the number of transistors on a chip doubled every 18 to 24 months. o He made a prediction that semiconductor technology w

4、ill double its effectiveness every 18 months P9 2021/2/129 Semiconductor: The Revolution First transistor Bell Labs, 1948 P10 2021/2/1210 Intel 4004 Micro-Processor 1971 1000 transistors 1 MHz operation P11 2021/2/1211 Intel Pentium IV processor 2001 42 M transistors 1.5 GHz operation P12 2021/2/121

5、2 IBM cell n2005 n4GHz, 90nm process n234 million transistors. P13 2021/2/1213 Moores law in Microprocessors 4004 8008 8080 8085 8086 286 386 486 Pentium proc P6 0.001 0.01 0.1 1 10 100 1000 19701980199020002010 Year Transistors (MT) 2X growth in 1.96 years! Transistors on Lead Microprocessors doubl

6、e every 2 years P14 2021/2/1214 Die Size Growth 4004 8008 8080 8085 8086 286386 486Pentium proc P6 1 10 100 19701980199020002010 Year Die size (mm) 7% growth per year 2X growth in 10 years Die size grows by 14% to satisfy Moores Law P15 2021/2/1215 Frequency P6 Pentium proc 486 386 286 8086 8085 808

7、0 8008 4004 0.1 1 10 100 1000 10000 19701980199020002010 Year Frequency (Mhz) Lead Microprocessors frequency doubles every 2 years Doubles every 2 years P16 2021/2/1216 Power Dissipation P6 Pentium proc 486 386 286 8086 8085 8080 8008 4004 0.1 1 10 100 197119741978198519922000 Year Power (Watts) Lea

8、d Microprocessors power continues to increase P17 2021/2/1217 Power will be a major problem 5KW 18KW 1.5KW 500W 4004 8008 8080 8085 8086 286 386 486 Pentium proc 0.1 1 10 100 1000 10000 100000 197119741978 198519922000 20042008 Year Power (Watts) Power delivery and dissipation will be prohibitive P1

9、8 2021/2/121818 International Technology Roadmap for Semiconductors P19 2021/2/1219 1.2 设计方法 o 自底向上 n基本的流程 n优缺点 o集成度低,不易修复BUG o效率低,周期长 o 自顶向下 n基本的流程 n易于大规模化,是主流的设计流程 o 结合 P20 2021/2/1220 Bottom Up的设计方法的设计方法 1.由基本门构成各个 组合与时序逻辑 2.由逻辑单元组成各个 独立的功能模块 3.由各个功能模块连成 一个完整系统 4.完成整个系统测试与 性能分析 REGISTERPC RAMALU

10、; 2.2. 采用通用逻辑元器件采用通用逻辑元器件- -通常采用通常采用7474系列和系列和CMOS4000CMOS4000系列的产品系列的产品 进行设计进行设计; ; 3.3. 在系统硬件设计的后期进行调试和仿真在系统硬件设计的后期进行调试和仿真 ; ; 4.4. 只有在部分或全部硬件电路连接完毕只有在部分或全部硬件电路连接完毕, ,才可以进行电路调试才可以进行电路调试, ,一一 旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设 计周期延长。设计结果是一张电路图计周期延长。设计结果是一张电路图 ; ; 5.5. 当设计调试完毕后，形

11、成电路原理图，该图包括元器件型号和当设计调试完毕后，形成电路原理图，该图包括元器件型号和 信号之间的互连关系等等信号之间的互连关系等等 Bottom Up的设计方法的设计方法 P22 2021/2/1222 n缺点: 1.一般来讲,对系统的整体功能把握不足; 2.实现整个系统的功能所需的时间长,因为必须先将各个小 模块完成,使用这种方法对设计人员之间相互进行协作有比 较高的要求。 Bottom Up的设计方法的设计方法 P23 2021/2/1223 4.4.工艺库映射工艺库映射 3.3.各个功能模块系统级联各个功能模块系统级联 合验证合验证 2.2.各个功能模块划分，设各个功能模块划分，设

12、计和验证计和验证 1. 1. 系统层：顶层模块，行为系统层：顶层模块，行为 级描述，功能模拟和性能评级描述，功能模拟和性能评 估估 REGISTERPC RAMALU SOC Encounter; nMentor公司:modelsim, Calibre; nSynopsys 公司:hspice;vcs, DC, StarRC, PT, ICC, Formality; 主流FPGA 工具公司 nAltera公司 nXilinx公司 nActel公司 P35 2021/2/1235 功能分类 按照功能包括: n设计输入工具 n仿真工具 n综合工具 n布局布线工具 n静态时序分析工具 n物理验证功工

13、具 P36 2021/2/1236 小节 n理解高层次设计方法 n理解不同的设计模式 n硬件电路设计原则 n熟悉基本的EDA工具 P37 2021/2/1237 内容 1. 设计流程分析 2. 设计流程实践 3. 基于工具的设计流程 4. 层次化设计和模块划分 P38 2021/2/1238 Architecture Design RTL Coding RTL Simulation Synthesis & static timing analysis BSD & DFT insertion Gate simulation & formal verification Back end place

14、 & route Post simulation & formal verification Post-layout static timing analysis tapout（流片） Packaging Test Application verification Market 数字IC设计流程 P39 2021/2/1239 流程之间的关系 o交互和反复,验证贯穿 n体系结构要考虑硬件的实现代价 nRTL代码要考虑可综合性,考虑关键路径,考虑能否布通（金属线与下 面的元件的连通） n反复迭代 o适度并行 n预先评估 o验证占70% o其他 n从前到后，修改Bug的成本越来越大 n从前到后，工

15、具占的比重越来越大 n从前到后，经验的比重越来越大 n从前到后，返工的成本越来越大 P40 2021/2/1240 2 设计流程实践 1. 系统结构设计 2. RTL编码 3. RTL功能仿真 4. RTL综合 5. 可测试性设计 6. 后端布局布线 7. 静态时序分析 8. 其他考虑 P41 2021/2/1241 （1）系统体系结构设计 1 应用环境和功能划分 n定义系统功能,形成SPEC 2 模块划分 n考虑模块的实现难度和模块间的通信成本,按照功能划分 3 接口定义 4 全局时钟复位定义 5 关键算法分析和仿真 n关键数据结构 6 工艺库的确定 P42 2021/2/1242 （2）R

16、TL级编码 1. 可综合性 2. 可读性 3. 时序优化 4. 面积优化 5. 功耗优化 6. 可测试性 7. 物理实现性 P43 2021/2/1243 （3） RTL 功能仿真 o 功能点的仿真 o 覆盖率的仿真 n代码覆盖率 n状态覆盖率 n条件覆盖率 o 举例 n加法器的验证 n计数器的验证 P44 2021/2/1244 （4）综合 o 确定制造厂家和工艺库文件 o 确定综合工具和综合策略 o 分析RTL级设计 o 确定综合环境 o 确定综合约束 o 确定综合设计规则 o 综合优化和结果分析 o 形式化验证 P45 2021/2/1245 （5）可测试性设计 o 测试与验证的区别 o BSD测试 o Full-Scan测试 o MemoryBist测试 o 测试覆盖率 o 测试Pattern生成 P46 2021/2/1246 （6）后端布局布线 o 布局 o CTS时钟树 o 布线 o RC extraction o DRC&LVS版图与。的一致性 P47 2021/2/1247 （7）静态时序分析 o 概念 o 基本方法 o