Synplify_Pro使用手册

1、4.5.1 Syn plify Pro 软件的使用在FPGA设计中，许多设计人员都习惯于使用综合工具Synplify Pro。虽然ISE软件可以不依赖于任何第三方EDA软件完成整个设计，但Synplify Pro软件有综合性能高以及综合速度快等特点，无论在物理面积上还是工作频率都能达到较理想的效果。因此如何在ISE中调用Synplify Pro综合工具，并进行无缝的设计连接仍然是设计人员需要解决的一个设计流程问题。489所示的安装选择界面,1. Sy nplify Pro综合软件的安装F面介绍Synplify Pro的安装步骤。运行安装程序欢迎界面过后将岀现如图可以根据自己的需要选择相应的组件

2、。然后按照默认选项继续即可完成安装图4-89 Synplify的安装选择界面在Synplify安装完后，还需要安装Identify。在幵始程序Synplify菜单栏中会出现Identify 211 Installation, *双击即开始安装，一般来讲，可以按照默认选项继续，直至安装完毕。安装完之后需要添加授权的Lice nse文件，才能正常使用。2. 矢联 ISE 和 Synplify Pro完成了 Synplify Pro安装后，需要将其和ISE软件矢联后才能使用Synplify Pro进行综合。运行ISE软件，在主界面中选择“Edit|Preferenee菜单项进行“Referenee设

3、定如图4-90所示。在弹出的 Preferenee对话框中选择“Integrated Tools ”选项卡。该选项卡用于设定与ISE集成的软件的路径，第三项的Synplify Pro就用于设定Synplify Pro仿真软件的路径如图 4-91所示。ru厂 9 *加亠X 怙UySme f Ti Iter*Frifcmoi Uw t4.Hh4tlM IIBm in j OU亠tn 如T提供黑盒的输出延迟信息，其语法如下：object /* syn_tcon = !clock - bundle = value */ 其中 bundle 是总线或标量信号的集合。syn _tpd提供穿过黑盒的组合逻辑

4、的传输延迟信息，其语法如下：object /* syn_tpdn = !clock - bundle = value */ 其中 bundle 是总线或标量信号的集合。syn _tristate指定黑盒的一个输出端口为三态端口，其语法如下：object /* synthesis synjristate = 0|1 7其中object可以 是黑盒的output port。syn _tsu vn说明一个黑盒的输入要求的建立时间，其语法如下：object /* syn_tsun = Ijclock - bundle = value */tran slate_ on/tran slate_off 用于与其他综合软件的兼容，这两者经常配对使用。在这两个指示中间的所有代码将在综合时被忽略，也可 以用于在源代码中插入一段仿真代码。其语法如下：/* synthesis translate off */综合时忽略的代码/* synthesis translate_on */6）综合报告解读综合报告主要由3部分组成：编译报告、映射优化报告以及时序报告，但是该报告是冗长的，不容易快速找出用户所矢 心的结果。因此，Synplify公司提供了综合报告观察窗，如图 4-92中第3部分所示，可从综合报告文件中取出重要的信息。该窗口的使