quartus调用modelsim

1、简介 Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提 供友好的仿真环境，是业界唯一的单内核支持VHDL和 Verilog混合 仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一 内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护 IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力 的手段，是FPGA/ASIC设计的首选仿真软件。 主要特点: RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版 本仿真; 单内核VHDL和Verilog 混合仿真; 源代码模版和助手，项目管理; 集成了性能分析、波形比较、代码覆盖、数据流Chas

2、eX Signal Spy、虚拟对象 Virtual Object、Memory窗口、Assertion 窗口、源 码窗口显示信号值、信号条件断点等众多调试功能; C和Tcl/Tk接口，C调试; 对SystemC的直接支持，和HDL任意混合 支持SystemVerilog的设计功能; 对系统级描述语言的最全面支持，SystemVerilog, SystemC, P SL; ASIC Sig n of 。 以及 Lattice 等 ModelSim分几种不同的版本：SE PE LE和OEM其中SE是最高级 的版本 , 而集成在 Actel 、Atmel 、Altera 、Xilinx FPGA厂

3、商设计工具中的均是其OEM版本。SE版和OEM版在功能和性 能方面有较大差别， 比如对于大家都关心的仿真速度问题， 以 Xilinx 公司提供的OEMK本ModelSim XE为例，对于代码少于40000行的设 计， ModelSim SE 比 ModelSim XE 要快 10 倍；对于代码超过 40000 行的设计，ModelSim SE要比 ModelSim XE快近 40 倍。ModelSim SE 支持PG UNIX和LINUX混合平台；提供全面完善以及高性能的验证 功能；全面支持业界广泛的标准； Mentor Graphics 公司提供业界最 好的技术支持与服务。 为什么要用 MO

4、DELSIM ？ 与写 testbench 相对应的功能手段还有画波形图，两者相比，画 波形图的方法更加直观和易于入门， 那为什么我们还要写 Testbench 呢？原因有以下五点： 第一，画波形图只能提供极低的功能覆盖。 画波形无法产生复杂的激励，因此它只产生极其有限的输入，从 而只能对电路的极少数功能进行测试； 而 testbench 以语言的方式描 述激励源， 容易进行高层次的抽象， 可以产生各种激励源， 轻松地实 现远高于画波形图所能提供的功能覆盖率。 以 PGI 转以太网电路设计 为例，该设计并不复杂，但却已经需要考虑多种情况： PGI 的配置读 写、存储器读写等操作；以太网的短包、

5、长包等。如果这些激励都用 画波形图完成， 其工作量是难以想象的； 用 testbench 则可以轻松完 成这些工作。 第二，画波形无法实现验证自动化。 对于规模设计来说，仿真时间很长，如果一个需要仿真一天设计 在检错时仅通过画波形图来观测，将几乎不能检查出任何错误；而 testbench 是以语言的方式进行描述的， 能够很方便地实现对仿真结 果的自动比较， 并以文字的方式报告仿真结果。 我们甚至可以在下班 时开始仿真，然后第二天早上上班时再查看验证结果。 第三，画波形图难于定位错误。 用画波形图进行仿真是一种原始的墨盒验证法，无法使用新的验 证技术；而 testbench 可以通过在内部设置观

6、测点， 或者使用断言等 技术，快速地定位问题。 第四，画波形的可重用性和平台移植性极差。 如果将一个PCI转100Mb以太网的设计升级到PCI转1000Mb以太 网，这时原来画的波形图将不得不重新设计， 耗费大量的人力物力及 时间；但若使用 testbench ，只需要进行一些小的修改就可以完成一 个新的测试平台，极大地提高了验证效率。 第五，通过画波形的验证速度极慢。 Testbench 的仿真速度比画波形图的方式快几个数量级，在 Quartus 下画波形需半个小时才能跑出来的仿真结果，在 ModelSim 下使用 testbench 可能只需几秒钟就可以完成。 所以，在设计中除了那些极简单

7、的设计（如调用厂商提供的 MegaCore ,推荐通过写testbench的方法来做功能验证。 Quartus II 调用 ModelSim 仿真 面是基于在 Altera Quartus II 下如何调用 ModelSim 进行仿 真的一个实例。 不能否认， Quartus II （我用的 7.0 ）无法像 ISE 那样方便的直 接调用ModelSim,而是需要额外的做一些工作。这确实给我们的仿 真调试带来了一些不便。 仿真条件 1、 设计源代码： 可以使用VERELO语言和VHDI语言，也可以使用 QUARTU产生 的网表文件 2、 测试激励代码： 根据设计要求输入 / 输出的激励程序,

8、由于不需要进行综合, 书写 具有灵活性。 3、 仿真模型 / 库： 中。 根据设计内调 用 的 器件供应商提供的 模块而 定。 在 C:altera91quartusedasim_lib 这里需要说明一下，如果使用了 ALTERA勺ip核的话，还需要添 加ALTERA_MF.V勺文件，如果使用了用户原语的话，还需要加入 220model.v文件。有些同学想如果仿真输入是 VHDL呢？这里都选择 对应的文件名文件，只不过后缀改成 .VHD 1、打开 Quartus II ，新建一个工程，工程代码如下（只是做 一个简单的二分频电路） ： module div ( clk, rst_n, div )

9、; input clk; / 系统时钟 input rst_n; / 复位信号，低有效 output div; /2 分频信号 reg div; always (posedge clk or negedge rst_n) begin if(!rst_n) div = 1b0; else div = div; end endmodule 2、进入菜单栏的 Assignments EDA Tool Settings ，进入如 1uo遍n壬SK爲_09FE_4 在KMS 一 3、以上设置完成，重新编译工程。 打开工程目录，看到多了一个“ simulation ”文件夹，再打开该 文件夹下的“ mod

10、elsim”文件夹。看到有三个文件，其中.vo文件就 是我们的代码布局布线信息。它将代替原始的设计文件，仿真还需要 几个文件，我们把它们都拷贝到该目录下。 ”(具体 quartus 4、打开“ C:altera91quartusedasim_lib ，因 软件安装文件的根目录视您的实际情况而定，大体路径都一样) 为我们用的是MAXI器件，所以把“ cyclone _atoms.v ”拷贝到3中 提到的目录下，这个文件是仿真元件库。 5、编写一个工程RTL源码的Testbench文件，用于作为仿真激 励（具体如何编写清参考相关数据文档资料） 。这个实例的 testbench 如下： module

11、 div_test; / Inputs reg clk; reg rst_n; / Output wire div; div div( .clk(clk), .rst_n(rst_n), .div(div) ); initial begin clk = 0; forever #10 elk = -elk; / 产生 50MHz的时钟 End initial begin rst_n = 0; #1000 rst_n = 1; / 上电后 1us 复位信号 $st op; End En dmodule 6、 将该文件命名为tb_test.v ，保存到3提到的文件夹下。 在 woks pace的li

12、brary面板的空白处单击右键，选择 “”a .” new f library Works pace Name |bi |Pah B-jtl work Library work Ehjld viul2000 Library MOnEL_TECHZ.Mal2000 ieee Library tM0DEL_TECH/.7ieee B-AII modebimlib Library $M 0 D E T E CH - /modelsim_lib EH血刖 Libraiy tMODEL_TECH/.7std B-JM std_developerskit 0-JE synopses Library IMO

13、DEL.TECHZ./std.devebperskit Libraiy tMODEL.TECHA./synopsys BnSi T vefilog Library MDDEL_TECHA 人訥明 在新弹出界面中做如下设置，然后点击“ OK。 Create i ate s, vEd 1陶 J testadder. liiw/pro|ecl/delsim/maMii_aloms. v D7p(oiecMnnodelsim/nnaxiuatcims V D;/pfoiect/model$im/maxii_aroms. v D:/pToiect/rrwdelsim/rrias5_aoms. y D:/

14、poiect/nrwdelsim/maMii_aoms. v D:/pfoiect/)delsim/niaMii_atoms. v D :/p(oied/Pfraddsim/maMiLatoms. V D:丿 p ro|ect/idelsim/maxii_atoms v Di :/piojecl/rfwcielsim/pfiaxii 自 tom 盂 v D: pojeci/rnodelsim/maxiLatoms. v D7pfoiecMdelsifn/maxii_aorn3 v D ;/pfoject/nrdelsim/nfiaii_abms. v D:/proiect/modelsim/m

15、axii_aloms.v D:/pioiect/modelsim/mawii_3tonis. v D:/po|ecl/idelsim/maMii_ atoms, v D 7poiecMnrdelsim/roaxiLaloms.v D7proiecl/nfKidelsim/nfKidelsim_te5t.vo D: /projecMfifiodekim/v JMODEL_TECHZ.Mal2000 JMODEL_TECHA.7ieee tMODEL.TECHA./modelamJib tMODE l_-TECHL 加 d $MODEL_TE 匚 H 上A血develop 已咏 it JMODE

16、l_JE CH /. Ay ncip$y s $MODEL_TECH/.7veribg 我们右键单击Vtf test 文件，在弹出的菜单中选择 Simulation 9、执行上面的操作后，软件自动弹出 woks pace的sim面板 如下: Workspace : llnstance I Design Unit D esign U nit T ypel mcidelsim test Module Library sirin Files 在vtf_test栏单击右键，在弹出菜单中选择 Add Add to Wave 然后软件将弹出波形窗口。 10、波形窗口如下: SB EiL走( Ji e* I恥葩hl F牡旺飢Jibwv 0； H -黒曙e rt ! A鬲 这时我们点击全速编译（一次不行，多点一次，工具栏倒数第三 个按钮），然后点击观看全部波形（放大缩小按钮后面一个蓝色按钮）。 11、仿真结果如下