寄存器、移位寄存器、计数器.ppt

1、6.5 若干典型的时序逻辑集成电路,6.5.1 寄存器和移位寄存器,6.5.2 计数器,计数器的分类,按脉冲输入方式，分为同步和异步计数器；,按进位体制，分为二进制、十进制和任意进制计数器；,按逻辑功能，分为加法、减法和可逆计数器。,计数器的逻辑功能,计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。,6.5.2 计 数 器,计数器 - Counter,同步计数器,异步计数器,加计数器,减计数器,可逆计数器,加计数器,减计数器,可逆计数器,一、二进制计数器,1、 4位二进制同步加计数器,计数脉冲,计数使能,输出状态,（1）工作原理,4个D

2、触发器和外围同或门构成了4个T触发器,做出状态转换表,由T触发器的功能知：,FF0：每来一个CP ，Q0向相反的状 态翻转一次。,FF1：当Q0 = 1时，来一个CP ， Q1 向相反的状态翻转一次。,FF2：当Q0Q1 = 1时， 来一个CP ， Q2 向相反的状态翻转一次。,FF3：当Q0Q1Q2=1时， 来一个CP ， Q3 向相反的状态翻转一次。,CE=0，,保持不变；,CE=1，,计数,4位二进制同步加法计数器的简化状态表,做出状态转换图,共有16个状态，每来1个CP脉冲，状态会改变一次( 二进制编码加 1)，来16个CP脉冲，状态回到初态。由此不断循环 .,同步四位二进制加法计数器

3、，共有16个状态，或称为16进制计数器 - 模16计数器（M=16）。,（2） 逻辑功能分析,0000,0001,0010,0111,1111,0011,0100,0101,1101,1100,1011,1010,1001,1000,0110,1110,4位二进制同步加计数器时序图,考虑每个触发器传输延时后的4位二进制同步加计数器时序图,同步加计数器由于内部各触发器在 CP 作用下同时动作，都比 CP 的作用时间滞后1个tpd，故输出状态没有不确定状态，比异步计数器稳定。,2、典型集成四位二进制计数器,常用集成四位二进制计数器有：,四位二进制同步加法计数器74LS161；,四位二进制同步加/减

4、法可逆计数器74LS191；,四位二进制同步加法计数器74LVC161；,1）TTL四位二进制计数器,2）CMOS四位二进制计数器,下面以四位二进制同步加法计数器74LVC161为例介绍集成计数器的功能和使用方法。,四位二进制异步加法计数器74HC/HCT393；,（1）典型集成计数器74LVC161,清零控制,74LVC161,TC,D2,D0,D3,D1,Q2,Q3,Q0,Q1,CET,CEP,PE,CP,CR,异步清零 ；,（2）74LVC161功能,计数 ；,同步并行预置数 ；,TC为进位输出端。,保持。,0 1 1 1 1,CR,清零, 0 1 1 1,PE,预置, 0 0 1 1,

5、CEP CET,计数使能, ,CP,时钟, D3 D2 D1 D0 ,D3 D2 D1 D0,预置数据输入,0 0 0 0 D3 D2 D1 D0 保 持 保 持 计 数,Q3 Q2 Q1 Q0,输出,74161的功能表,进位,TC,0,0,TC=CETQ3Q2Q1Q0,(3) 74LVC161时序图,Q,CP,Q,0,Q,2,1,Q,3,PE,CR,D,D,0,D,2,1,D,3,CEP,CET,TC,12,13,14,15,0,1,2,0,TC=CETQ3Q2Q1Q0,0,（4）74161的异步清零和同步置数功能,异步清,同步置数,0,0,（5）74161的计数功能,0000,0001,0

6、010,0111,1000,1110,1111,RCO = 1,计数器初态设为0000,当 M = 2n 时，n 位二进制计数器.,二. 非二进制计数器,当M2n 时，为非二进制计数器。,计数器状态数：M,，n 状态编码位数,如：3进制计数器、5进制计数器、十进制计数器等。,非二进制计数器中最常用的是十进制计数器。,常用集成非二进制计数器有：,8421BCD码十进制同步加法计数器74LS160；,十进制同步可逆计数器74LS190；,二-五-十进制异步加法计数器74LS90 、LS290。,下面以 8421 码十进制同步加法计数器74LS160为例介绍非二进制计数器的功能、特点及使用.,1）T

7、TL,2）CMOS,二-十进制异步加法计数器74HC/HCT390。,8421BCD 码同步加法计数器 74LS160,8421BCD 码同步加法计数器 74160是10进制的同步加法计数器。,1) 异步清零 ；,74LS160功能,3) 计数 ；,2) 同步并行预置数 ；,5) RCO为进位输出端。计数到1001时，RCO =1,4) 保持。,0 1 1 1 1,RD,清零, 0 1 1 1,LD,预置, 0 0 1 1,EP ET,计数 使能, ,CP,时钟, d3 d2 d1 d0 ,D3 D2 D1 D0,预置数据输入,0 0 0 0 d3 d2 d1 d0 保 持 保 持 10进制计

8、数,Q3 Q2 Q1 Q0,输出,工作模式,异步清零 同步置数 数据保持 数据保持 加法计数,74160的功能表,三、 利用中规模集成计数器构成任意进制计数器,1) 构成 N M 的任意进制计数器,例：用74161构成九进制计数器,分析：九进制计数器有 9 个状态，而 74161 有 16 个计数状态，故用 74161 构成 9 进制计数器时，必须跳过（16-9）7状态。,以跳过 10011111这七个状态为例。,方法： （1）反馈清零法 （2）反馈置数法,集成计数器为M进制，欲构成的计数器为N进制,- 用1片计数器实现,（1）反馈清零法,将最后状态后一状态：Q3Q2Q1Q0 = 1001 中

9、取值为1的输出Q3Q0经与非门译码送到 CR端，,- 利用74161的 CR 异步清零端实现,0,1,1,1,当计数到1001时计数器立即清0 。输出变为0000。之后CR=1，又从0000计数。故 1001 一闪即消失，不是稳定状态.,0000,0001,0101,0010,0110,0111,0011,0100,1000,1001,当计数到1000时PE=0,下一个CP到来时将输入数据0000置入计数器,输出变为0000。之后PE =1，又从0000计数。,74LVC161,TC,D2,D0,D3,D1,Q2,Q3,Q0,Q1,CET,CEP,PE,CP,CR,0,1,1,1,（1）反馈置

10、数法,- 利用74161的 PE 同步置数端实现,把最后一个状态Q3Q2Q1Q0 = 1000 中 取值为1的输出Q3经非门译码送到PE，,0000,0001,0101,0010,0110,0111,0011,0100,1000,输入数据置为第一个状态0000。,例：用集成计数器74160和与非门组成的7进制计数器,状态为 0011-1001。,输入数据置为第一个状态0011。 把最后一个状态 Q3Q2Q1Q0 = 1001 中取值为1的输出Q3Q0经与非门译 码后送到LD,Q,D,R,ET,EP,74160,D,RCO,3,3,Q,D,2,1,1,Q,L,0,1,0,Q,D,CP,D,D,1

11、,计数脉冲,2,0,0,1,1,例：用74160构成8421码60进制计数器,8421BCD码60进制计数器状态表,Q23Q22Q21Q20 Q13Q12Q11Q10,0 0 0 0 0 0 0 0,0 0 0 0 0 0 0 1,0 0 0 0 0 0 1 0,0 1 0 1 1 0 0 1, , ,0 0 0 0 1 0 0 1,各位,十位,0 0 0 1 0 0 0 0,00,01,09,10,0 0 0 1 0 0 0 1,11,59,10进制数,02,8421码60进制计数器的状态为60个,分别是十进制数00 59的8421BCD码,状态表如表所示.,分析:,用两片74160采用同步

12、级联方式构成1010 =100进制计数器.,3,Q,2,Q,ET,CP,0,D,1,D,2,D,3,D,RCO,1,Q,0,Q,74160(1),EP,R,D,D,L,D,1,3,D,D,3,D,CP,Q,Q,0,0,RCO,74160(2),L,2,1,ET,Q,D,Q,R,2,D,EP,1,计数脉冲,1,1,（1）异步清零法,最后状态后一状态：60 =（01100000）8421码,对最后状态后一状态 ： 01100000 经与非门译码去产生反馈清零信号.,解1：采用同步级联方式利用整体反馈法实现,对最后状态： 01011001 经与非门译码去产生反馈置数信号.,（2）同步置数法,3,Q,

13、2,Q,ET,CP,0,D,1,D,2,D,3,D,RCO,1,Q,0,Q,74160(1),EP,R,D,D,L,D,1,3,D,D,3,D,CP,Q,Q,0,0,RCO,74160(2),L,2,1,ET,Q,D,Q,R,2,D,EP,1,计数脉冲,1,1,0 0 0 0,0 0 0 0,输入数据置为第一个状态00000000;,解2：采用异步级联方式实现,用两片74160采用异步级联方式构成610 =60进制计数器.,3,Q,2,Q,ET,CP,0,D,1,D,2,D,3,D,RCO,1,Q,0,Q,74160(1),EP,R,D,D,L,D,1,3,D,D,3,D,CP,Q,Q,0,0

14、,RCO,74160(2),L,2,1,ET,Q,D,Q,R,2,D,EP,1,1,1,(1) 把74160(1)构成10进制(0000-1001),(2) 把74160(2)构成6进制(0000-0101)本例采用同步置数法,1,1,一、寄存器,6.5.1 寄存器和移位寄存器,寄存器: 是数字系统中用来存储代码或数据的逻辑部件。 它的主要组成部分是触发器。,一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。,Register,1、8位CMOS寄存器74HC374,- 脉冲边沿敏感的寄存器,8路数据并行输入端,CP脉冲端,输

15、出使能端,8路数据并行输出端,（1）8位CMOS寄存器74HC/HCT374 的工作原理,0,（2）8位CMOS寄存器74HC374功能表,实现8路数据并行存入，并行读出；,存入和读出数据：,存入数据禁止输出：,实现8路数据并行存入，但不能读出，输出为高阻态；,Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7,D0 D1 D2 D3 D4 D5 D6 D7,CP,OE,300X4,蜂鸣器,CP,1kHz,甲,乙,丙,丁,74HC/HCT374,参赛人抢答按键,4人抢答电路,+5V,1,主持人清0,+5V,1K,1,1,1,0,封锁CP使374不响应其他人抢答要求,二、移位寄存器,移位寄存器是既能

16、寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。,按移动方式分,单向移位寄存器,双向移位寄存器,左移位寄存器,移位寄存器的逻辑功能分类,移位寄存器的逻辑功能,右移位寄存器,Shift Register,1. 单向移位寄存器,1）右移移位寄存器,结构特点：左边触发器的输出端接右邻触发器的输入端。,DSI Q0 Q1 Q2 Q3 右移,串行输入,串行输出,并 行 输 出,每加入一个 CP 脉冲，寄存器中所存储的数码就依次由低位向高位向右移一位。,Qin+1 = Di = Qi-1n,其中：i = 0 - 3,0,CP,移位脉冲,DI,输入,0 0 0 0,Q0 Q1 Q2

17、Q3,输 出,1,1,1,2,0,3,1,4,设移位寄存器的初始状态为0000，串行输入数码 DI=1101 ，从高位到低位依次输入。其状态表如下：,状 态 表,1011,在4个CP作用下，输入的4位串行数码1101全部存入了寄存器中。这种方式称为串行输入、并行输出方式。,0,CP,移位脉冲,DSI,输入,0 0 0 0,Q0 Q1 Q2 Q3,输 出,1,1,1 0 0 0,1 1 0 0,1,2,0,3,0 1 1 0,1,4,1 0 1 1,状 态 表,5,6,7,8,0 1 0 1,0 0 1 0,0 0 0 1,0 0 0 0,(DSO),在8个CP作用下，输入的4位串行数码1101

18、全部由DSO输出。这种方式称为串行输入、串行输出方式。,0,0,0,0,时序图：,串行输入、串行输出,2 双向移位寄存器,将右移寄存器和左移寄存器组合起来，并引入一控制电路便构成既可左移又可右移的双向移位寄存器。,Q0 Q1 Q2 Q3 DI,左移：,2）左向移位寄存器： 将右边触发器的输出作为左邻触发器的输入。,74194具有串行或并行输入、串行或并行输出、右移、左移和异步清零等功能的集成移位寄存器。,3. 集成中规模双向移位寄存器 74HC194,DI3 DI2 DI1 DI0 ：并行数据输入端,DSR：右移数据串行输入端,DSL：左移数据串行输入端,CP：时钟脉冲输入端,Q3 Q2 Q1 Q0：数据输出端,74194逻辑功能,两个控制输入端 S1S0 的组合可以完成四种工作状态的控制。,右移：DSR Q0 Q1 Q2 Q3,Q0 Q1 Q2 Q3DSL,左移：,控 制 信 号,完成的功能,S1 S0,0 0,0 1,1 0,1 1,保 持,右 移,左 移,并行输入,L L L L QDn QCn QBn QAn D C B A H QDn QCn QBn L QDn