组合逻辑电路的分析和设计ppt课件

1、4 组合逻辑电路的分析和设计,4.8 组合逻辑电路中的竞争与冒险,4.1 概述,4.2 门级组合逻辑电路的分析与设计,4.3 编码器与译码器,4.4 多路选择器和多路分配器,4.5 加法器和比较器,4.6 基于MSI逻辑电路的分析,4.7 基于MSI逻辑电路的设计,4.1 概述,数字电路可分为组合逻辑电路和时序逻辑电路两大部分,1. 组合逻辑电路,在任何时刻，逻辑电路的输出状态只取决于电路各输入状态的组合，而与电路原来的状态无关,a. 电路中就不包含记忆性元器件,2. 组合逻辑电路的主要特点,b. 而且输出与输入之间没有反馈连线,c. 门电路是组合电路的基本单元,d. 输出与电路原来状态无关,

2、3. 组合逻辑电路的方框图,A1、A2、An 输入逻辑变量,L1、L2、Lm输出逻辑变量,图中,Li = fi (A1、A2、An) i = (1、2、m,输出与输入之间的逻辑关系,组合逻辑电路可以有多个输入端和多个输出端,4. 组合逻辑电路中的两类问题,1) 组合逻辑电路的分析,根据已知的逻辑电路图分析电路的逻辑功能,2) 组合逻辑电路的设计,根据逻辑问题，得出满足要求的逻辑电路图或VHDL语言程序等设计结果,4.2 门级组合逻辑电路的分析与设计,4.2.1 分析方法,门级组合逻辑电路的基本单元是各种基本门电路,分析过程一般步骤,a. 根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑

3、函数表达式,b. 根据输出函数表达式列出真值表,c. 用文字概括出电路的逻辑功能,d. 对原电路进行改进设计， 寻找最佳方案(这一步不一定都要进行,例1 分析图示电路的逻辑功能,解 (1) 写出逻辑表达式,2) 变换逻辑函数,3) 根据函数表达式列真值表,4) 分析逻辑功能,输入变量A、B和C中有两个以上取值为1时，输出函数L=1；否则L= 0,三变量的多数表决器,例2 试分析下图所示逻辑电路的功能,解 （1）由图写 表达式,上页,下页,返回,2）列出真值表,3） 分析功能,本电路是自然二进制码至格雷码的转换电路,例3 分析图示组合电路的逻辑功能,解 (1) 列出该电路的输出逻辑表达式,2)

4、列真值表,a. 由表达式,当A=1与B=0时，F1=1,当A=0与B=1时，F2=1,3) 分析逻辑功能,可知,b. 综合考虑F1和F2的值，可推得电路的逻辑功能,当AB时， F1F2=10,当AB时， F1F2=01,当A=B时， F1F2=00,即 根据F1F2的值，可判断A、B之间的关系， 是A大于B， A小于B，还是A等于B,F1F2不可能等于11,例4 分析图示组合电路的逻辑功能,解 (1) 列出逻辑表达,2) 化简表达式,3) 列真值表,使F=1的条件是,4) 分析逻辑功能,由真值表可知,或,4.2.2 设计方法,设计步骤如下,列逻辑真值表,实际的逻辑问题，通常是一段文字说明或者是

5、数据记录及逻辑框图，称之为逻辑命题,首先根据逻辑命题选取输入逻辑变量和输出逻辑变量,然后用二值逻辑的0和1分别代表输入和输出逻辑变量的两种不同状态，称为逻辑赋值,最后根据实际逻辑问题的因果关系列出逻辑真值表,根据化简后的逻辑函数式，画出门级逻辑电路图,对逻辑函数式进行化简和变换,根据选用的逻辑门的类型，将函数式化简或变换为最简式。选用的逻辑门不同，化简的形式也不同,画出逻辑电路图,在实际数字电路设计中，还须选择器件型号,由真值表写出逻辑函数表达式,写出逻辑函数表达式,例5 设计三变量表决器，其中A具有否决权。选用与非门来实现,对于变量作如下规定,解 (1) 列出真值表,设A、B、C分别代表参加

6、表决的逻辑变量,A、B、C为 1 表示赞成， 为 0 表示反对,F=1 表示通过，F=0 表示被否决,F为表决结果,真 值 表,写出逻辑函数表达式,3) 函数化简,选用与非门来实现,画出逻辑电路图,例6 为燃油蒸汽锅炉设计一个过热报警装置。用三个数字传感器分别监视燃油喷嘴的开关状态、锅炉中的水温和压力是否超标。当喷嘴打开且压力或水温过高时，都应发出报警信号,解 (1) 列真值表,C表示喷嘴开关逻辑状态: 1开，0关,A表示压力逻辑状态: 1过高,0正常,B表示锅炉水温逻辑状态: 1过高,0正常,L表示报警信号： 1报警，0正常,2) 写出逻辑函数表达式,将上式变换为与非与非表达式,化简逻辑函数

7、为最简与或式,若用集成门实现与或式，至少需要两种类型的门电路,4) 画逻辑电路图,若用集成门实现与非式，则仅需要一种类型的门电路,例7 试用与或非门设计一个操作码形成器，如图所示。当按下*、+、-各个操作键时，要求分别产生乘法、加法和减法的操作码01、10和11,解 (1) 逻辑问题的描述,设当按下某一操作键时，相应输入变量的取值为 “1”，否则，取值为“0,正常情况下，某一时刻只按下一个操作键，所以 输入变量A、B、C对取值“1”是互斥的,由此可得下列约束方程,约束方程,由上式可推得下列任意项,即,2) 列出真值表,3) 列函数表达式,4) 逻辑函数的化简,a. 化简F2,b. 化简F1,5

8、) 逻辑函数的变换,本题要求用与或非门实现，故对上式两次取反,得,6) 画逻辑图,3. 用与非门设计一个译码器，其输入为A、B、C，输出为F0F4。要求当ABC取值为000100时，F0F4分别为“1”，而当ABC取值为101111时， F0F4的值可为任意,1.选用非门、异或门、与或非门三种器件,设计一个一位全减器,2.用门电路设计一个将8421 BCD码转换为余3码的变换电路,4.3 编码器与译码器,4.3.1 编码器,将二进制数码(0或1)按一定规则组成代码表示一个特定对象，称为二进制编码,具有编码功能的电路称为编码电路，而相应的MSI芯片称为编码器(Encoder,1) 二进制编码,2

9、) 编码器(Encoder,按照被编对象的不同特点和编码要求，有各种不同的编码器，如二进制编码器、优先编码器和8421BCD编码器等,3) 编码器的分类,1. 二进制编码器,用n位二进制代码对N=2n个一般信号进行编码的电路，叫做二进制编码器,二进制编码器也称之为2n n线二进制编码器,1) 二进制编码器的主要特点,任何时刻只允许输入一个有效信号，不允许同时出现两个或两个以上的有效信号，因而其输入是一组有约束(互相排斥)的变量,2) 三位二进制编码器,a. 编码器框图,又称这种编码器为8线3线编码器,输入是I0I78个高电平信号,输出是三位二进制代码A2、A1、A0,二进制编码器功能表,b.

10、8线3线编码器器功能表,功能表是一种简化的真值表，表中没有列出输入逻辑变量的所有取值的组合,由表得出编码器的输出函数为,二进制编码器功能表,因为任何时刻I0I7当中仅有一个取值为1，利用这个约束条件将上式化简，得到,三位二进制编码器,和二进制编码器特点一样，任何时刻只允许输入一个有效信号,2. 二十进制(BCD)编码器,将十进制数0、 1、 2、 3、 4、 5、 6、 7、 8、 9 等10个信号编成二进制代码的电路叫做二十进制编码器,编码器输入是代表09这10个数符的状态信号，有效信号为1(即某信号为1时， 则表示要对它进行编码)，输出是相应的BCD码，因此也称10线4线编码器,8421

11、BCD码编码表,8421BCD码编码器,3.优先编码器,优先编码器常用于优先中断系统和键盘编码。与普通编码器不同，优先编码器允许多个输入信号同时有效，但它只按其中优先级别最高的有效输入信号编码，对级别较低的输入信号不予理睬,常用的MSI优先编码器有10线4线(如74LS147)、 8线3线(如74LS148,1) 优先编码器74LS147,d. 在框外小圆圈对应的输入和输出变量上冠以“ ”号与之对应。这样输入输出端的小圆圈可以理解为逻辑非运算,符号图说明（限本教材,a. 符号图框内所有变量均为正逻辑,b.框外输入端的小圆圈表示输入信号低电平(逻辑0)有效,c. 输出端的小圆圈表示反码输出,a.

12、 74LS147符号图,b. 编码器74LS147功能表,74LS147符号图,2) 优先编码器74LS148,a. 逻辑符号,c. E1为使能(允许)输入端，低电平有效；当E1=0时，电路允许编码；当E1=1时，电路禁止编码，输出C、B、A均为高电平,各引出端功能如下,a. 70为信号输入端，7的优先级别最高，0的级别最低,b. C、B、A 为代码输出端，C为最高位,d. E0和CS为使能输出端和优先标志输出端，主要用于级联和扩展,b. 74LS148的功能表,4.3.2 译码器,译码是编码的逆过程,具有译码功能的电路称为译码电路，而相应的MSI芯片称为译码器（Decoder,若译码器有n个

13、输入端，则最多有2n个输出端，这种译码器被称为n- 2n线译码器,译码器也有多个输出有效电平，如七段显示译码器等,若译码器只有一个输出端为有效电平，其余输出端为相反电平，则被称为惟一地址译码电路，或基本译码器,基本译码器常用于计算机中对存储单元地址的译码,1. 基本译码器的功能描述(以74LS138为例,1) 74LS138符号图,74LS138是最常用的集成译码器之一，它有三个译码输入端A2、A1和A0，八个输出端，因此又称为3-8译码器,图中STA、STB和STC是三个控制输入端(使能控制端,当STA=1， 时，译码器处于工作状态,当STA=0或者 时，译码器被禁止(即译码器不工作,b.

14、可以用来扩展输入变量数(功能扩展,使能端的用途,a. 可以引入选通脉冲，以抑制冒险脉冲的发生,2) 3-8线译码器74LS138的功能表,输出端反码分别对应着二进制码A2A1A0的所有最小项的非，因此，该译码器又称为最小项惟一译码器,译码器输出端的逻辑函数式为,2.译码器的扩展(3-8译码器扩展为4-16译码器,4-16译码器功能框图,常用的416线译码器有74LS154、CD4514B、CD4515B等,3. 译码器的应用,二进制译码器的应用很广，典型的应用有以下几种,1) 实现存储系统的地址译码,2) 实现逻辑函数,3) 带使能端的译码器可用作数据分配器或脉冲分配器,例1 试用38译码器7

15、4LS138实现函数,解,由于译码器的每个输出端对应着一个地址输入变量的最小项，而任何逻辑函数都可写为最小项之和的表达式，因此可用这类译码器方便地构成多输出的逻辑函数发生器,因为F1、F2均为三变量函数，首先令函数的输入变量ABC=A2A1A0，然后将F1、F2变换为译码器输出的形式,用译码器实现多输出逻辑函数的电路,例2 试用译码器实现多输出逻辑函数,解 (1) 将函数写成最小项表达式如下,选用3-8线译码器74LS138,2) 根据逻辑函数的变量个数确定译码器规模,令 CBA= A2 A1 A0,将L1、L2写为如下形式,3) 画出用译码器实现多输出逻辑函数的电路,4. 二十进制译码器,二

16、十进制译码器也称BCD译码器，它的功能是将输入的一位BCD码译成10个高、低电平输出信号，因此也叫410译码器,二十进制译码器的逻辑符号,功能表,BCD译码器的逻辑符号,例2 用 4-10译码器(8421BCD码译码器)实现单“1”检测电路,解 单“1”检测的函数式为,单“1”检测电路,4.3.3 BCD七段显示译码器,数字系统中运行的是二进制数，但在数字测量仪表和各种显示系统中，为了便于表示测量和运算的结果以及对系统的运行情况进行监测，常需将数字量用人们习惯的十进制字符直观地显示出来，这就要靠专门的译码电路把二进制数译成十进制字符，通过驱动电路由数码显示器显示出来。在中规模集成电路中，常把译

17、码和驱动电路集于一体，用来驱动数码显示管,数码管通过发光段，可以将BCD码变成十进制数字，并在数码管上显示出来,数码管根据发光段数分为七段数码管和八段数码管,荧光材料(称为荧光数码管,发光段可以用,发光二极管(称为LED数码管,液晶(称为LCD数码管,1. 七段数码管的结构及工作原理,1) 七段数码管的结构,七段数码管亦称为LED数码管,有七个发光段(a、b、c、d、e、f、g,LED数码管的每个段为一个或数个发光二极管，加上适当的电压时，对应段就发光,BCD码相应发光段对照表,2) 半导体发光二极管,a) 伏安特性,b) 集成与非门驱动电路,LED数码管的内部两种接法,a) 共阳极 (b)

18、共阴极,2. BCD七段译码器,1) BCD七段译码器74LS47的符号图,输出是驱动数码管工作的七段反码 ，即低电平有效,输入A3A2A1A0是四位BCD码,辅助控制信号输入端,试灯输入端，用来测试七段数码管的好坏,熄灭信号输入端，可控制数码管是否显示,灭零输入端，用来熄灭不需要显示的0,灭零信号输出端,和 在芯片内部是连在一起的，共用一根管脚/引出,当 =0、 时，不论和A3A2A1A0输入为何，显示数码管的七段全亮，工作时应置 =1,当 =1， =0，且A3A2A1A0=0000时，数码管不显示， 输出为0,在多位数显示电路中，在显示数据小数点左边，将高位的 与相邻低位的 相连，最高位

19、接地；在小数点右边将低位的 接到相邻高位的 上，最低位的 接地。这样，可将有效数字前后的零灭掉,BCD七段译码器74LS47功能表,数字显示译码器,d. TTL集成电路的低电平驱动能力比高电平驱动能力大得多，所以常用低电平有效的七段译码器,注意,a. 当选用共阳极LED数码管时，应使用低电平有效的七段译码器驱动(如7446、7447,b. 当选用共阴极LED数码管时，应使用高电平有效的七段译码器驱动(如7448、7449,c. 通常1英寸以上的显示器每个发光段由多个二极管组成，需要较大的驱动电流,4.4 多路选择器和多路分配器,4.4.1 多路选择器(MUX,在数字系统中，有时需要将多路数字信

20、息分时地从一条通道传送，完成这一功能的电路称为多路数据选择器(Multiplexer，简称MUX,1. MUX功能描述,1) 数据选择器框图,功能类似于一个单刀多掷开关,数据选择器框图,有n位地址输入、2n位数据输入、1位输出,在地址输入的控制下，从多路输入数据中选择一路输出,等效电路,常用的数据选择器有2选1、4选1、8选1、16选1等,数据选择器框图,等效电路,n个地址输入端可选择2n路输入数据，称为2n选1多路选择器,2) 4选1数据选择器,a. 4选1数据选择器的逻辑图及符号,b. 4选1数据选择器的功能表,c. 4选1数据选择器的输出表达式,式中，mi是地址变量A1、A0所对应的最小

21、项，称地址最小项,3) 中规模双4选1数据选择器74LS253,a. 74LS253及符号,选择器由两个完全相同的4选1数据选择器构成,1D01D3、2D02D3是两组独立的数据输入端,1Y、2Y分别为两组独立的输出端,A1和A0是共用地址输入端,1EN 和2EN 分别是两路选通输入端,选通信号等于1时，选择器被禁止,选通信号为0时，选择器把与地址码相应的一路数据选送到输出端,b. 输出逻辑表达式,c. 功能表,选择器被禁止时，输出为高阻状态(用Z表示,74LS251、 74LS253、 74LS257是三态MUX,a. 8选1 MUX的逻辑符号,4) 8选1 MUX,b. 输出表达式,c.

22、8选1 MUX的功能表,c. 16选1MUX,5) 常用的MUX的型号,a. 双4选1 MUX,74LS253、74153和MC14539B等,b. 8选1MUX,74LS151、74152 、74251和CD4512B等,74LS150、74850和74851等,2. MUX的扩展,a. 一片74LS253和若干门电路可将双4选1MUX扩展为一个8选1的MUX,由于未选通的MUX输出端为高阻，因此可以将两个MUX的输出端直接连在一起,当A2A1A0为100111时，选通2D02D3,由图可知,当A2A1A0为000011时，选通1D01D3,b .用两块8选1数据选择器74LS151构成16

23、选1数据选择器,选择器74LS151被禁止时，输出为零而非高阻状态。因此，输出不能直接相联,3. 数据选择器的典型应用,1) 作数据选择，以实现多路信号分时传送,2) 实现组合逻辑函数,4) 产生序列信号,3) 在数据传输时实现并串转换,1) 在数据传输时实现并串转换,当A2A1A0由000111循环变化时，8位并行输入数据依次传送到输出端，被转换为串行数据输出,输入数据D0D7为11011001,在输出端得到的串行数据波形,2) 实现单输出函数,而任何一个具有l个输入变量的逻辑函数都可以用最小项之和来表示，即,这里的mi是由函数的输入变量A、B、C、组成的最小项,因此，用MUX实现函数的关键

24、在于如何确定Di的对应值,比较Y和L的表达式可以看出,只要将逻辑函数的输入变量A、B、C、 加至数据选择器地址输入端，并适当选择Di的值，使L=Y，就可以用MUX实现函数L,代数法和卡诺图法,确定Di的对应值常用的方法有两种,当ln时，将MUX的高位地址输入端不用(接0或1)，其余同上,a. 当 ln时,l为函数的输入变量数，n为选用的MUX的地址输入端数,当l=n时，只要将函数的输入变量A、B、C、依次接到MUX的地址输入端，根据函数L所需要的最小项，确定MUX中Di的值(0或1)即可,a) 代数法,解 二变量异或表示式为,例1 用四选一数据选择器实现二变量异或表示式,再与4选1的MUX的逻

25、辑功能表达式比较,令L中的BA=A1A0，L=Y,当Y中D0=D3=0；D0=D2=1时，即可实现L的逻辑函数,逻辑电路图,解 三变量多数表决器真值表及八选一数据选择器功能表。则,例2 用八选一数据选择器实现三变量多数表决器,逻辑电路图,例3 试用MUX实现下面的逻辑函数,解 先将原函数写成最小项之和的形式，则有,再与8选1的MUX的逻辑功能表达式比较,当Y式中D1=D4=D6=0；D0=D2=D3=D5=D7=1时，即可实现L的逻辑函数,令L中的CBA=A2A1A0，L=Y,逻辑图,然后在卡诺图上确定地址变量控制范围，即输入数据区,b) 卡诺图法,卡诺图法比较直观且简便，其方法是,首先选定地

26、址变量,最后由数据区确定每一数据输入端的连接,例4 用八选一数据选择器实现三变量多数表决器,解 设三变量分别为A2、A1、A0,画卡诺图,在控制范围内求得Di数,选定A2A1A0为地址变量，确定地址变量控制范围,结果与代数法所得结果相同,如果从l个输入变量中选择n个直接作为MUX的地址输入，那么，多余的(l-n)个变量就要反映到MUX的数据输入Di端，即Di是多余输入变量的函数，简称余函数,b. 当 l n时,因此这种设计的关键是如何求出余函数。,确定余函数可以采用代数法或K(卡诺)图法,例5 用四选一数据选择器实现三变量多数表决器,解 设三变量分别为A2、A1、A0,1） 代数法,令A1A0

27、=AB，则,首先选择地址输入,由此可得 D0=0, D1=C, D2=C, D3=1,在控制范围内求得Di数：D0=0, D1=C, D2=C, D3=1,选定A2A1为地址变量，确定地址变量控制范围,结果与代数法所得结果相同,画卡诺图,2）卡诺图法,例6 试用4选1MUX实现三变量函数,用代数法将F的表达式变换为与Y相应的形式,解1 代数法,令A1A0=AB，则多余输入变量为C，余函数Di=f(c,1) 首先选择地址输入,2) 确定余函数Di,将F与Y对照可得,逻辑图,解2 K图法,选择4选1MUX的地址输入A1A0=AB,求出余函数Di的值,D0=1,D1=C, D2=C, D3=0,解

28、选地址A1A0变量为AB，则变量CD将反映在数据输入端。如图所示,例7 用四选一数据选择器实现如下逻辑函数： F=(0 , 1, 5, 6, 7, 9, 10, 14, 15,逻辑图,例8 利用数据选择器实现分时传输。要求用数据选择器分时传送四位 8421BCD码，并译码显示,解 通常一个数码管需要一个七段译码显示器。若利用数据选择器组成动态显示，则若干个数据管可共用一片七段译码显示器,用四片四选一，四位 8421BCD码连接如下,个位全送至MUX的D0位，十位送D1,百位送D2, 千位送D3,当地址码为 00 时，数据选择器传送的是 8421BCD码的个位,当地址码为01、10、11 时分别

29、传送十位、百位、千位,经译码后就分别得到个位、十位、百位、千位的七段码,当A1A0=00时，Y0=0，则个位数码管亮。其它依次类推为十位、百位、千位数码管亮,哪一个数码管亮， 受地址码经2 - 4译码器的输出控制,当A1A0=0011时，译码器显示3079,只要地址变量变化周期大于25次/s，人的眼睛就无明显闪烁感,多路分配器与数据选择器相反，它能够把一条通道上的数字信息分时地按n位地址分送到2n个数据输出端上。完成这一功能的MSI芯片称为多路数据分配器(Demultiplexer，简称DMUX,4.4.2 多路分配器(DMUX,常用的DEMUX有14DEMUX，18DEMUX，116 DEM

30、UX等,a. 14 DEMUX的逻辑符号,1. 14 DEMUX,D为数据输入,A1、A0为地址输入,Y0Y3为数据输出,b. 14 DEMUX的功能表,从表看见，14 DEMUX与24译码器功能相似，故DEMUX一般由译码器完成,2. 2-4译码器74LS139构成的1-4DMUX,将译码器的使能端E用作数据输入端D,a. 逻辑图,b. 输出表达式,可见，随着译码器输入地址的改变，可使某个最小项mi为1，则译码器相应的输出Yi=D,因而只要改变译码器的地址输入A、 B，就可以将输入数据D分配到不同的通道上去,输入信号D接至STA端,将数据输入端A、B 、C作为地址输入端A2 A1 A0,3.

31、 3-8译码器74LS138构成的1-8DMUX,a. 逻辑图,将STB 、 STC端接地,b. 输出表达式,由于,所以,即输入数据被反相分配到各输出端,可见，当改变地址输入A、B、C时,4.多路选择器的应用,多路选择器和多路分配器配合使用，可以实现在一条数据线上分时传送多路数据的功能,用8选1数据选择器(74151)和八路数据分配器(用74138)实现此目的的逻辑图,发送端由MUX将各路数据分时送到公共传输线上，接收端再由分配器将公共传输线上的数据适时分配到相应的输出端，而两者的地址输入信号A2 A1 A0同步地、顺序地轮流选通,在一条数据线上分时传送多路数据的优点,可大大减少系统中的连接线

32、，尤其是远距离传送数据时，可以节省导线，降低工程造价,4.5 加法器和比较器,4.5.1 加法器,数字运算是数字系统基本的功能之一，加法器(adder)是执行算术运算的重要逻辑部件，在数字系统和计算机中，二进制数的加、减、乘、除等运算都可以转换为若干步加法运算,1.半加器,两个一位二进制数A和B相加，不考虑低位进位的加法器称为半加器(Half Adder，简称HA,1) 半加器功能框图,2) 半加器真值表,3) 半加器逻辑表达式,4) 半加器逻辑图,5) 半加器符号图,2. 全加器,两个一位二进制数Ai和Bi相加，考虑到相邻低位的进位Ci-1的加法器称为全加器(Full Adder，简称FA,

33、1) 全加器框图,2) 全加器真值表,3) 全加器逻辑表达式,4) 全加器逻辑图,5) 全加器符号图,3. 多位二进制加法,1) 串行进位,串行进位加法器的特点,高位相加的结果只有等到低位进位产生后才能建立起来,这种结构的电路称为串行进位加法器或行波加法器,缺点是运算速度慢,优点是结构简单,2.超前进位加法器,采用超前进位技术,Ci=fi(A1,A4,B1,B4, CI,超前进位全加器内部进位信号Ci可写为如下表达式,即 进位信号仅由加数和被加数决定，从而有效地提高了运算速度,运算速度的提高是靠增加电路复杂程度换取的，而且随着位数的增多，电路复杂程度更甚,目前中规模集成超前进位全加器多为4位,

34、4位超前进位全加器74LS283的符号图,3. 加法器的应用,加法器除可构成加法运算电路外，还可构成减法器、乘法器和除法器等多种运算电路,例1 设计将8421BCD码转换为余3码的逻辑电路,故 输出逻辑表式,L3L2L1L0=A3A2A1A0+ 0011,逻辑电路,8421BCD码,余3码,例2 试用全加器构成二进制减法器,解 利用“加补”的概念，即可将减法用加法来实现,逻辑电路,例3 试用四位全加器和少量的门电路来完成两个二位二进制数相乘的功能,解 设两个二位二进制数分别为,乘法算式如下,A=A1A0 , B=B1B0,A1B0 A0B0,A1B1 A0B1,P3,P0,P1,P2,P1=

35、A1B0 + A0 B1,P2= A1B1 + C1,C1为A1B0 + A0 B1的进位位,P3= C2,C2为A1B1 + C1的进位位,逻辑电路,P0=A0 B0,P1= A1B0 + A0 B1,P2= A1B1 + C1,P3= C2,例4 试用四位全加器构成一位8421BCD码的加法电路,解 两个8421BCD码相加，其和仍应为8421BCD码，如果不是8421BCD 码则结果错误。如,0111）是8421BCD码，结果正确,1110）不是8421BCD码，结果错误,10001）不是8421BCD码，结果错误,产生错误的原因,8421BCD码为十进制，逢十进一，而四位二进制是逢十六

36、进一，二者进位关系不同，当和数大于9 时，8421BCD应产生进位，而十六进制还不可能产生进位,为此，应对结果进行修正。当运算结果小于等于 9 时，不需修正或加“0”，但当结果大于 9 时，应修正让其产生一个进位，加0110即可,两个8421BCD码，正好是14,修正,两个8421BCD码，正好是17,故修正电路应含一个判 9 电路，当和数大于9 时对结果加0110，小于等于 9 时加0000,修正,故结果大于9的条件为,画出结果大于9的卡诺化简图,另外，如相加结果产生了进位位，其结果必定大于9,一位 8421BCD码加法器电路图,例5 用全加器实现两位8421BCD码转换为二进制码的变换,解

37、 设十位数的 8421BCD码为B80, B40, B20, B10，个位数的BCD码为B8, B4, B2, B1，则两位十进制数的 8421BCD码为,式中B为二进制的数符(0，1)；下标为权值。将上式按权展开，则,为找出与二进制数的关系将上式整理得,考虑低位相加时会向高位产生进位位， 2n前的系数有如下关系,其中,产生进位C1,产生进位C2,产生进位,产生进位,产生进位C5,其中,逻辑电路图,4.5.2 数值比较器,在数字系统和计算机中，经常需要比较两个数的大小或是否相等，完成这一功能的逻辑电路称为数值比较电路，相应的器件称为比较器(Digital Comparator,将两个一位数A和

38、B进行大小比较，一般有三种可能： AB, AB和A=B,1. 一位数字比较器,因此比较器应有两个输入端：A和B,三个输出端：FAB, FAB和FA=B,假设与比较结果相符的输出为1，不符的为0,列出其真值表,各输出逻辑表达式为,一位比较器逻辑图,2. 四位数值比较器功能描述,其中，A3 A 0、B3 B 0是相比较的两组4位二进制数的输入端，YAB是比较结果输出端,1) 功能框图,2) 工作原理,a. 若A3B3，则AB，FAB=1,若A3B3， 则AB, FAB=1,b. 当A3=B3时，若A2B2,则FAB=1；若A2B2，则FAB=1,c.当A3=B3 ，A2=B2时，再比较A1, B1

39、,依次类推，直到最低位,3) 输出逻辑表达式,3. 位数值比较器CC14585,1) CC14585的符号,IAB是级联输入端,A3 A 0、B3 B 0是输入端,YAB是输出端,2) CC14585的功能表,2) 比较器输出逻辑表达式,比较器内部电路决定的优先级,IAB最低,若只比较两个4位二进制数，可令扩展端IAB=1,2. 比较器的扩展,用两片4位比较器扩展成为8位比较器,电路的连接方式称为级联方式，显然级数越多，比较速度越慢,b. 也可将8对输入端中任意两对Ai、Bi和Aj、Bj闲置不用,若比较两个6位数的大小,a. 可将A7、A6、B7、B6全接高电平或低电平,4.6 基于MSI组合

40、逻辑电路的分析,基于MSI逻辑电路的分析是指以中规模集成器间为核心的逻辑电路的分析,由于MSI器件的多样性和复杂性，前面介绍的门级电路的分析方法显然已无能为力,4.6.1 分析步骤,分析流程图,注意,即使电路只有一个功能块，整体电路的逻辑功能也不一定是这个功能块原来的逻辑功能,4.6.2 分析举例,例1 如图是由双4选1MUX74LS135与若干门组成的电路，试分析输出Z与输入X3、X2、X1和X0之间的逻辑关系,解,1)划分功能块,本题只划分一个功能块,2) 分析功能块,注意：74LS153是一个双4选1的MUX，片子未被选中时输出逻辑电平是0，而非高阻态,2个4选1的MUX组成一个 8选1

41、MUX,X3=0,0,0,a. 当X3=0时,1,Z=1,X3=1,0,b. 当X3=1时,a. 画出电路的功能框图,3) 分析整体电路逻辑功能,电路实现了检测8421BCD码的逻辑功能,b. 写出电路的功能表,例2 图示电路由一片4位二进制超前进位全加器74LS283、比较器（可选CC14585）与七段显示译码电路74LS47及显示块LED组成的电路，试分析该电路的逻辑功能,解 (1) 划分功能块,将电路分为三个功能块,a. 加法运算电路及比较器,b. 译码电路,c. 显示电路,2) 分析各功能块的逻辑功能,a. 74283是4位二进制加法器，输出 F4F1是A3 A0与B3 B0的和,当F

42、4F3F2F11010时，比较电路输出YAB=1,c. LED七段共阳极数码管，可显示十进制数0 9。电阻R用来限制各段通过的电流,b. 74LS47是BCD七段译码器，输出低电平有效，可以直接驱动七段共阳极数码管,3) 分析整个电路的逻辑功能,该电路实现了1位十进制加法器，数码管显示相加结果,当相加结果F4F3F2F11001时，数码管不显示,例3 如图是由38线译 码器74LS538和74LS151 器件组成的电路。74LS538的POL端接地表示输出为正逻辑，接高电平则输出为负逻辑；当 时输出为高阻状态。试分析整个电路的功能,解 (1) 将电路划分为两个功能块,38译码器74LS538,

43、MUX74LS151,2) 分析功能块功能,由38线译码器功能和 74538的介绍可知，当 二进制数a2a1a0取值为i 时，对应的输出端Yi=1 (高电平有效)，其余 输出端Yj=0 (ji,由74LS151功能表可知，当使能端ST=0时，对应着A2 A 1 A 0由000 111，输出Y分别等于D0 D7,由74LS151功能表可知，当使能端有效时，对应着A2 A 1 A 0由000 111，输出Y分别等于D0 D7,3) 整个电路的功能关系,当a2a1a0=i时，Di=Yi=1,由于74LS538的Yi与74LS151的Di连接,只有当b2b1b0也为i时，L=Di=Yi =1。即b2b

44、1b0=a2a1a0时，L=1,电路完成两个3位二进制数的相同比较功能，即若b2b1b0= a2a1a0，输出L=1，否则L=0,4.7 基于MSI组合逻辑电路的设计,中规模集成器件因具有体积小、功耗低、速度高及抗干扰能力强等一系列优点而得到了广泛的应用,在较复杂的数字逻辑电路设计中，以常用中规模集成电路和相应的功能电路为基本单元，取代门级组合电路设计中的基本单元，可以使设计过程大为简化,基于MSI功能块级组合电路的设计方法已经成为工程技术人员必须掌握的一种非常重要的基本技能,已知设计要求,4.7.1 设计步骤,4.7.2 设计举例,例1 设计一个在走廊上用3个开关控制一盏灯的逻辑电路，要求改

45、变任何一个开关的状态都能改变灯的原有状态,解 (1)划分功能框图,设3个输入变量C、B和A代表3个开关，逻辑输出L代表灯的状态，L=1表示灯亮,由于本题逻辑问题较简单，故只需一个功能块电路,2) 功能块电路设计,b. 写出逻辑函数,由于是单输出逻辑函数，用8选1MUX74LS151即可实现,a. 根据题意列出真值表,取 D0=D3=D5=D6=0,D1=D2=D4=D7=1,3) 逻辑电路图,D0=D3=D5=D6=0,D1=D2=D4=D7=1,思考题：试用下列MSI器件实现例1，画出逻辑图,1.用4选1MUX实现,2. 全加器实现,3. 用38线译码器和最少量的门电路实现,例2 试设计一个

46、检测8421BCD码并将其进行四舍五入的电路,解 (1) 划分功能框图,根据题目要求，选择输入输出逻辑变量并赋予逻辑值,当A3A2A1A01001时，BCD码检测输出L1=0,当A3A2A1A01001时，L1=1,当A3A2A1A00100时，四舍五入输出L2=0,当A3A2A1A00100时，L2=1,设输入为A3A2A1A0，BCD码检测输出L1，四舍五入输出L2,检测BCD码，输出是L1,故将逻辑问题划分为二个功能块电路,四舍五入，输出是L2,功能框图,2) 设计功能块内部电路,a. 分析设计要求可知，本题目二个功能块电路都是要比较两个4位二值数码的大小，故可以选用中规模4位数值比较器

47、MC14585B,将比较器的输出端YAB作为BCD码检测输出端L1；比较器的输出端YAB作为四舍五入输出端L2,将A3A2A1A0接入两片MC14585B的输入端A3A2A1A0，另一组输入端B3B2B1B0分别接1001和0100,3) 逻辑电路图,b. 用中规模加法器实现,四舍五入电路,BCD码检测电路,c. 试用MUX实现本题比较电路的逻辑功能,例3 A3A2A1A0、B3B2B1B0、C3C2C1C0和E3E2E1E0是待传送的4路数据，每路数据有4位。试设计利用D3D2D1D0数据总线分时传送各路数据的逻辑电路,解 (1) 划分功能框图,根据题意，要求利用数据总线分时传送4路数据，因

48、此可以通过四组三态门A、B、C、E将各路数据线接到数据总线上，再利用一个24线译码器的译码输出，分别控制四组三态门的选通信号，即可达到分时传送的要求,功能块电路框图,2) 设计功能块内部电路,由于各组三态门功能块内部需要4路三态门对应4位数据，因此三态门可选用74LS125(4三态门芯片)，译码电路选择双24线译码器74LS139,电路的功能表,3) 画电路图,4) 验证设计,74LS125的逻辑功能,输出Y为高阻状态,使能端,输出等于输入，Y=A,使能端,由于 、 、 、 ，当 ，X1X0由00 11变化时，分别选通 、 、 和 对应的三态门,当 时，74LS125-A导通，将数据A3A2A1A0送到数据总线D3D2D1D0上。同样， 、 和 分别为低电平时，可将相应的一组数据送到数据总线上，实现分时传送数据的功能,4.8 组合逻辑电路中的竞争与冒险,前面讨论组合逻辑电路的工作时，都是在输入输出处于稳定的状态下进行的,实际上，由于电路的延迟，使逻辑电路在信号变化的瞬间可能出现错误的逻辑输出，从而引起逻辑混乱,由于竞争而使电路输出产生尖峰脉冲的现象叫做冒险现象，简称险象,1. 竞争与险象,在组合电路中，某一输入变量经不同途径传输后，到达电