组成原理课程设计报告--4PPM码解码器设计与实现

学校 I 目目 录录 第第 1 章章 总体设计方案总体设计方案 1 1 1 设计原理 1 1 2 设计思路 1 1 3 设计环境 1 第第 2 章章 详细设计方案详细设计方案 3 2 1 总体方案的设计与实现 3 2 1 1 总体方案的逻辑图 3 2 1 2 器件的选择与引脚锁定 3 2 2 功能模块的设计与实现 4 2 2 1 移位寄存器模块的设计与实现 4 2 2 2 计数器模块的设计与实现 6 2 2 3 4 2 编码电路模块的设计与实现 8 2 2 4 并串转换模块的设计与实现 10 2 3 仿真调试 12 第第 3 章章 编程下载与硬件测试编程下载与硬件测试 14 3 1 编程下载 14 3 2 硬件测试及结果分析 14 参考文献参考文献 15 附附 录录 16 大学课程设计报告 R 第 2 章 详细设计方案 1 第 1 章 总体设计方案 1 1 设计原理设计原理 4PPM 码 0001 0010 0100 1000 经过解码后变成二进制数字序列 11 10 01 00 用移位寄存器来实现 4PPM 码串行输入 用相应的逻辑门电路实现 4 2 编码 器 以及用改进的移位寄存器二进制序列串行输出 同时加上相应的时钟控制 通过这四部分组成 4PPM 码解码器 实现 4PPM 码到二进制序列的解码 1 2 设计思路设计思路 4ppm 码解码器的设计主要包含如下 4 个部分 移位寄存器 计数器 4 2 编码器 串行输入并行输出转换器 在 4 个部分中分别设计实现相应功能的器件 包括逻辑门 D 触发器 时钟 信号等 在连接具体电路时配合相应脉冲和门电路以达到预期效果 4ppm 码解 码器的底层 顶层的设计都采用原理图设计输入方式 经编译 调试后形成 4ppm bit 文件并下载到 XCV200 可编程逻辑芯片中 经硬件测试验证设计的正确 性 1 3 设计环境设计环境 1 EDA 环境环境 Xilinx foundation f3 1 设计软件设计软件 Xilinx Foundation F3 1 是 Xilinx 公司主要的可编程器件开发工具 它可用来开发 Xilinx 大学课程设计报告 R 第 2 章 详细设计方案 2 公司的 Spar tan Virtex XC3000 XC4000 XC5200 系列的 FPGA 芯片和 XC9500 系列 的 CPLD 芯片 该平台功能强大 主要用于百万逻辑门级的设计和 1Gb s 的高速通信内核 的设计 利用该系统可完成从设计构想到比特流下载的全部过程 该平台以工程管理器为主 界面 同时集成了 Xilinx 公司以及其他公司的一些优秀软件 设计入口工具包括原理图编辑器 有限状态机编辑器 硬件描述语言 HDL 编辑器 LogiBLOX 模块生成器 Xilinx 内核生成器等软件 其功能是 接收各种图形或文字的设计输入 并最终生成网络表文件 设计实现工具包括流 程引擎 限制编辑器 基片规划器 FPGA 编辑器 FPGA 写入器等软件 设计 实现工具用于将网络表转化为配置比特流 并下载到器件 设计验证工具包括功 能和时序仿真器 静态时序分析器等 可用来对设计中的逻辑关系及输出结果进 行检验 并详尽分析各个时序限制的满足情况 2 硬件环境硬件环境 伟福伟福 COP2000 型计算机组成原理实验仪型计算机组成原理实验仪 COP2000 计算机组成原理实验系统由实验平台 开关电源 软件三大部分组 成实验平台上有寄存器组 R0 R3 运算单元 累加器 A 暂存器 B 直通 左移 右 移单元 地址寄存器 程序计数器 堆栈 中断源 输入 输出单元 存储器单元 微地址寄存器 指令寄存器 微程序控制器 组合逻辑控制器 扩展座 总线插 孔区 微动开关 指示灯 逻辑笔 脉冲源 20 个按键 字符式 LCD RS232 口 COP2000 计算机组成原理实验系统各单元部件都以计算机结构模型布局 清 晰明了 系统在实验时即使不借助 PC 机 也可实时监控数据流状态及正确与否 实验系统的软硬件对用户的实验设计具有完全的开放特性 系统提供了微程序控 制器和组合逻辑控制器两种控制器方式 系统还支持手动方式 联机方式 模 拟方式三种工作方式 系统具备完善的寻址方式 指令系统和强大的模拟调试功 能 大学课程设计报告 R 第 2 章 详细设计方案 3 第 2 章 详细设计方案 2 1 总体方案的设计与实现总体方案的设计与实现 顶层方案图是实现 4PPM 码解码功能 采用原理图设计输入方式完成 电路 实现基于 XCV200 可编程逻辑芯片 在完成原理图的功能设计后 把输入和输出 信号安排到 XCV200 指定的引脚上去 实现芯片的引脚锁定 2 1 1 总体方案的逻辑图总体方案的逻辑图 顶层图形文件的设计实体主要由一个移位寄存器串行输入端 一个数据清零 端 CLR 和一个脉冲控制端 CLK 一个二进制序列串行输出端组装而成的一个完整 的设计实体 编码过程中采用并行解码 输出时又通过转换器转换成串行输出 4PPM 码解码器的设计采用自顶向下的设计思路和自底向上的实现思想 4PPM 码 解码器作为顶层模块 可利用 XilinxXilinx foundationfoundation f3 1f3 1 中的器件来实现 顶层 图形文件结构如图 2 1 所示 图图 2 1 PPM 码解码器整体设计框图码解码器整体设计框图 2 1 2 器件的选择与引脚锁定器件的选择与引脚锁定 如图 2 1 所示的电路图形文件中的输入 输出信号安排到 Xlinx XCV200 芯片 大学课程设计报告 R 第 2 章 详细设计方案 4 指定的引脚上去 实现芯片的引脚锁定 各信号及 Xlinx XCV200 芯片引脚对应 关系如表 2 1 所示 表表 2 1 信号和芯片引脚对应关系信号和芯片引脚对应关系 元件符号中的输入元件符号中的输入 输出信号输出信号XCV200XCV200 芯片引脚芯片引脚 CLKP213 CLRP94 INP95 OUTP147 图形文件中的输入 输出信号安排到 Xlinx XCV200 芯片指定的引脚上去 实 现芯片的引脚锁定 各信号及 Xlinx XCV200 芯片引脚对应关系如表 2 1 所示 2 2 功能模块的设计与实现功能模块的设计与实现 4PPM 码解码器的整体设计包含移位寄存器模块 计数器模块 4 2 编码电路 模块 以及并串转换模块 设计时这四个模块用逻辑门电路以及触发器实现 2 2 1 移位寄存器模块移位寄存器模块的设计与实现的设计与实现 2 2 1 1 功能描述功能描述 移位寄存器要实现功能是在每个时钟上升沿到达的时候将串行输入的二进制 数读入到 D 触发器中 并实现移位寄存 最后实现并行输出 2 2 1 2 电路图电路图 使用串联的 4 个 D 触发器实现 在每个时钟信号的上升沿到达时 D 触发器 读入数据 并将原有数据向后一个 D 触发器移位寄存 最后串行输出 以备后面 的计数器采集读入的数据 具体设计原理图如图 2 2 所示 大学课程设计报告 R 第 2 章 详细设计方案 5 图图 2 2 移位寄存器模块移位寄存器模块 2 2 1 3 功能仿真功能仿真 根据电路原理 设置了仿真实验数据如表 2 3 所示 若电路设计符合要求 则应得到表中所示的输出结果 表表 2 32 3 仿真输入信号及理想的输出结果仿真输入信号及理想的输出结果 输入信号输出信号 CLKINABCD 11000 00100 00010 11001 00100 00010 00001 大学课程设计报告 R 第 2 章 详细设计方案 6 图图 2 42 4 输入模块仿真结果图输入模块仿真结果图 仿真图说明 仿真图说明 如图 2 4 所示 在周期为 500ns 的时钟信号下 我们输入信号为 1001 000 D 触发器在每个时钟上升沿到达时读入当前输入信号 并将原有的数据移 交给下一个 D 触发器 期望得到的理想输出与仿真结果一致 所以电路设计符合 要求 2 2 2 计数器模块计数器模块的设计与实现的设计与实现 2 2 2 1 功能描述功能描述 计数器模块主要功能是控制每经过 4 个脉冲信号产生一个脉冲使 4 个 D 触发 器中的有效信号同时输出 在此模块中还设置了一个清零信号端 使解码器在解 码过程中能够实现清零复位功能 2 2 2 2 电路图电路图 电路的上半部分是有逻辑门和带清零端的芯片组合搭建而成 其功能是每接 收到 4 个时钟上升沿时产生一个高电平信号传送给下半部分的 4 个 D 触发器 使 触发器中的有效信号同时输出 CLR 为清零复位控制信号 当置为高电平时 整 个模块将不能工作 并将所有输出置为零 当其置为低电平时 模块正常工作 此处采集的 M0 N0 信号是为后面的串行 并行转换电路做准备 具体电路如图 2 5 所示 大学课程设计报告 R 第 2 章 详细设计方案 7 图图 2 52 5 计数器模块内部电路计数器模块内部电路 2 2 2 3 功能仿真功能仿真 根据电路原理 设置了仿真实验数据如表 2 3 所示 若电路设计符合要求 则应得到表中所示的输出结果 表表 2 32 3 仿真实验数据和理想的输出结果仿真实验数据和理想的输出结果 输入信号输出信号 CLKCLRA0B0C0D0A1B1C1D1 1 0000 010011001 000100010 大学课程设计报告 R 第 2 章 详细设计方案 8 图图 2 72 7 计数器模块仿真结果计数器模块仿真结果 仿真图说明 仿真图说明 如仿真结果波形图所示 当 CLR 置为 0 时 随着时钟信号的变化 每四个 时钟信号过后 4 个 D 触发器获得有效信号 将输入信号同时在输出端输出 期 望得到的理想输出与仿真结果一致 所以电路设计符合要求 2 2 3 4 2 编码电路模块编码电路模块的设计与实现的设计与实现 2 2 3 1 功能描述功能描述 此模块功能类似于我们大家所熟知的 3 8 译码器 即将四位的输入信号转换 成为两位的二进制输出信号 大学课程设计报告 R 第 2 章 详细设计方案 9 2 2 3 2 电路图电路图 图图 2 82 8 4 24 2 编码电路模块逻辑电路编码电路模块逻辑电路 2 2 3 3 功能仿真功能仿真 根据电路原理 设置了仿真实验数据如表 2 3 所示 若电路设计符合要求 则应得到表中所示的输出结果 表表 2 32 3 仿真结果仿真结果 输入信号输出信号 CLKCLRINY1Y2 1 00100 1000 0010 0001 0 0 1 1 1 0 0 1 大学课程设计报告 R 第 2 章 详细设计方案 10 图图 2 72 7 计数器模块仿真结果计数器模块仿真结果 仿真图说明 仿真图说明 如仿真结果波形图所示 将输入信号置为 0001 0010 0100 1000 时 得到的输 出信号分别为 00 10 01 11 期望得到的理想输出与仿真结果一致 所以电路设计 符合要求 2 2 4 并串转换模块并串转换模块的设计与实现的设计与实现 2 2 4 1 功能描述功能描述 此模块将根据 M N 输入的信号来控制输出 是输出端按顺序每两个时钟周 期依次输出 Y1 和 Y2 2 2 4 2 电路图电路图 通过逻辑门的组合 实现了 4 位信号转为 2 位二进制信号的转换 大学课程设计报告 R 第 2 章 详细设计方案 11 图图 2 112 11 并串转换模块逻辑电路并串转换模块逻辑电路 2 2 4 3 功能仿真功能仿真 根据电路原理 设置了仿真实验数据如表 2 3 所示 若电路设计符合要求 则应得到表中所示的输出结果 表表 2 32 3 仿真结果仿真结果 输入信号输出信号 MNY01Y02OUT 10010 00011 01010 11011 大学课程设计报告 R 第 2 章 详细设计方案 12 图图 2 132 13 并串转换模块仿真结果并串转换模块仿真结果 仿真图说明 仿真图说明 如仿真结果波形图所示 将输入信号置为 1001 0001 0101 1101 时 得到的输 出信号分别为 0 1 0 1 期望得到的理想输出与仿真结果一致 所以电路设计符合 要求 2 3 仿真调试仿真调试 仿真调试主要验证设计电路逻辑功能 时序的正确性 本设计中主要采用功 能仿真方法对设计的电路进行仿真 对最后结果进行校验 按照任务书中提供的实验数据作为仿真的输入信号 功能仿真波形结果如图 2 14 所示 与任务书中要求的结果进行对比 可以看出功能仿真结果是正确的 进而说明电路设计的正确性 则可以进行下一步综合 并且下载到 COP2000 计算 机组成原理集成调试实验台上了 大学课程设计报告 R 第 2 章 详细设计方案 13 图图 2 142 14 功能仿真波形结果图功能仿真波形结果图 仿真的结果如下表 2 3 所示 表表 2 32 3 仿真结果仿真结果 输入信号输出信号 CLKCLRINOUT 1 00 0001010 0010001 0100000 0000111 沈阳航空航天大学课程设计报告 第 3 章 编程下载与硬件测试 R 14 第 3 章 编程下载与硬件测试 3 1 编程下载编程下载 利用 COP2000 仿真软件的编程下载功能 将得到 4P bit 文件下载到 XCV200 实验板的 XCV200 可编程逻辑芯片中 3 2 硬件测试及结果分析硬件测试及结果分析 利用 XCV200 实验板进行硬件功能测试 定点原码一位除法器的输入数据通 过 XCV200 实验板的输入开关实现 输出数据通过 XCV200 实验板的 LED 指示 灯实现 其对应关系如表 3 1 所示 表表 3 1 XCV200 实验板信号对应关系实验板信号对应关系 元件符号中的输入元件符号中的输入 输出信号输出信号XCV200XCV200 芯片引脚芯片引脚 CLKP213 CLRP94 INP95 OUTP147 利用表 2 2 中的输入参数作为输入数据 逐个测试输出结果 即用 XCV200 实验板的开关 K0 输入数据 同时观察 A7 显示结果 得到如图 3 1 及表 3 2 所示 的硬件测试结果 先对计数器清零 使 CLR 有效 然后依次输入 0001 0010 0100 1000 看信 号灯的状态 信号灯分别对应显示 11 10 01 00 与实验要求相符实验成功 沈阳航空航天大学课程设计报告 第 3 章 编程下载与硬件测试 R 15 参考文献 1 李景华 可编程程逻辑器件与 EDA 技术 M 北京 东北大学出版社 2001 2 范延滨 微型计算机系统原理 接口与 EDA 设计技术 M 北京 北京邮电大学 出版社 2006 3 王爱英 计算机组成与结构 第 4 版 M 北京 清华大学出版社 2006 4 王冠 Verilog HDL 与数字电路设计 M 北京 机械工业出版社 2005 5 江国强 EAD 技术习题与实验 M 北京 电子工业出版社