电路基础与集成电子技术-142 触发器.ppt

第14章触发器和时序逻辑电路2010 03 14 2触发器 14 2 1基本RS触发器 14 2 2时钟触发器 14 2 3触发器的参数 14 2 4用VHDL语言描述触发器 第14章触发器和时序逻辑电路2010 03 基本RS触发器电路如图14 2 1所示 基本RS触发器是由两个与非门 按正反馈方式闭合而成 也可以用两个或非门按正反馈方式闭合而成 图 a 是习惯画法 图 b 是另外一种画法 基本RS触发器也称为闩锁 Latch 触发器 Q Q A B R d S d R d d S Q Q B A a b 14 2 1基本RS触发器 14 2 1 1基本RS触发器电路的构成 图14 2 1基本RS触发器电路图 第14章触发器和时序逻辑电路2010 03 第14章触发器和时序逻辑电路2010 03 1 两个稳态 基本RS触发器可以形成两个稳态 即 在没有加入触发信号之前 即和端都是高电平 电路的状态不会改变 当Q 1和 1决定了A门的输出 反馈回来 又保证了Q 1 1 0 1 0 1 0 1 0 当和 1决定了B门的输出Q 0 Q 0反馈回来 又保证了 14 2 1 2基本RS触发器的工作原理 第14章触发器和时序逻辑电路2010 03 2 触发翻转 电路要改变状态必须加入触发信号 因是与非门构成的基本RS触发器 所以 触发信号是低电平有效 若是由或非门构成的基本RS触发器 触发信号是高电平有效 设 在端加低电平触发信号 0 于是Q 1 Q 1和 1决定了 触发器置 1 但等反馈回来 0才可以撤消 是置 1 的触发器信号 设 在端加低电平触发信号 于是 和决定了 触发器置 0 是置 0 的触发器信号 1 1 0 0 1 1 0 0 和是一次信号 只能一个个加 即它们不能同时为低电平 第14章触发器和时序逻辑电路2010 03 3 真值表 基本RS触发器用真值表来描述 见表9 1 表中的Qn和表示触发器现在的状态 简称现态 Qn 1和表示触发器在触发脉冲作用后输出端的新状态 简称次态 对于新状态Qn 1而言 Qn也称为原状态 对于原状态Qn有时也用Qn表示 新状态Qn 1也用Qn 1表示 第14章触发器和时序逻辑电路2010 03 例14 1 画出基本RS触发器在给定输入信号和的作用下 Q端和端的波形 输入波形如下图所示 解 此例题的解答如下 0 1 0 1 0 1 0 1 1 1 0 1 1 1 0 1 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 1 1 1 0 1 第14章触发器和时序逻辑电路2010 03 4 基本RS触发器的状态转换图 对触发器这样一种时序数字电路 它的逻辑功能的描述除了用真值表外 还可以用状态转换图 真值表在组合数字电路中已经采用过 而状态转换图在这里是第一次出现 实际上 状态转换图是真值表的图形化 二者在本质上是一致的 只是表现形式不同而已 基本RS触发器的状态转换图见下图 第14章触发器和时序逻辑电路2010 03 图中二个圆圈 其中写有0和1代表了基本RS触发器的两个稳态 状态的转换方向用箭头表示 状态转换的条件标明在箭头的旁边 从 1 状态转换到 0 状态 为置 0 对应真值表中的第一行 从 0 状态转换到 1 状态 为置 1 对应真值表中的第二行 从 0 状态有一个箭头自己闭合 即源于 0 又终止于 0 对应真值表的第一行置 0 和第三行的保持 从 1 状态有一个箭头自己闭合 即源于 1 又终止于 1 对应真值表的第二行置 1 和第三行的保持 第14章触发器和时序逻辑电路2010 03 基本RS触发器具有置 0 和置 1 的功能 触发信号什么时刻来基本RS触发器就什么时刻置 0 或置 1 这在由多个触发器构成的电路中 各个触发器相互联系 一旦有一个发生翻转 其它与之连接的触发器会陆续翻转 各触发器的时间关系难于控制 会造成各触发器状态的错乱 为此 希望有一种触发器 它们在一个称为时钟脉冲信号 ClockPulse 的控制下翻转 没有CP就不翻转 CP来到后才翻转 至于翻转成何种状态 则由触发器的数据输入端决定 这种在时钟控制下翻转 而翻转后的状态由翻转前数据端的状态决定的触发器 称为时钟触发器 14 2 2 1同步时钟触发器的引出 14 2 2时钟触发器 第14章触发器和时序逻辑电路2010 03 为了引入时钟 在基本RS触发器的基础上又增加了二个与非门C门和D门 C门和D门各一个输入端接向时钟CP C门的另一个输入端接数据输入R D门的另一个输入端接数据输入S R和S就不是直接置 0 端和直接置 1 端了 而是数据输入端 R和S高电平有效 在时钟的控制下对基本RS触发器置 0 或置 1 最简单的时钟RS触发器如图14 2 4所示 图14 2 4 a 四与非门时钟RS触发器 第14章触发器和时序逻辑电路2010 03 当CP 0时 C门和D门被封锁 C D 1 不会改变基本RS触发器的状态 即触发器不翻转 时钟RS触发器的真值表见表14 2 第14章触发器和时序逻辑电路2010 03 图14 2 1 b 有异步预置端的时钟RS触发器 通过这两个输入端对基本RS触发器的置 0 和置 1 不受时钟的控制 而通过R或S端的置 0 或置 1 作用必须有时钟参与 所以我们称通过或端的置 0 或置 1 作用是异步的 直接的 而通过数据端R或S端的置 0 或置 1 作用 必须有时钟参与 是同步的 时钟RS触发器还可以有单独的直接置 0 端和直接置 1 端 如图14 2 1 b 所示 即和端 第14章触发器和时序逻辑电路2010 03 图14 2 1的时钟RS触发器存在空翻现象 在一次时钟来到期间 触发器多次翻转的现象称为空翻 空翻是在基本RS触发器的基础上构造时钟触发器时 因导引电路C门和D门功能不完善而造成的一种现象 其波形图见图14 2 5 图14 2 5空翻波形 14 2 2 2简单同步RS时钟触发器的空翻 第14章触发器和时序逻辑电路2010 03 空翻现象违背了构造时钟触发器的初衷 每来一次时钟 最多允许触发器翻转一次 若多次翻转 电路也会发生状态的差错 因而是不允许的 因为在CP 1的期间 时钟对C门和D门的封锁作用消失 数据端R和S端的多次变化就会通过C门和D门到达基本RS触发器的输入端 造成触发器在一次时钟期间的多次翻转 为了解决这一问题 时钟触发器的结构有维持阻塞型 主从型和边沿型三种 第14章触发器和时序逻辑电路2010 03 1 JK触发器 1 逻辑符号 JK触发器是时钟触发器中逻辑功能最齐全的一种 它具有置 0 1 保持和翻转四种逻辑功能 JK触发器的逻辑符号如图14 2 6所示 14 2 2 3同步时钟触发器的逻辑功能 第14章触发器和时序逻辑电路2010 03 图14 2 6中的F Flipflop 代表触发器 C Control 称为控制关联符 也就是时钟端 C后面的数字1表示控制作用将达到何处 J K为数据端 J K前面的数字1与C1后面的1相同 表示1J 1K接受控制关联的作用 是受控制关联影响的受影响端 时钟端在逻辑符号的边框内有一个空心的三角符号 表示触发器是在时钟的边沿起作用翻转 若该处边框外有一垂直边框的直线 表示在时钟的上升边沿起作用触发器翻转 若逻辑符号边框外侧有一个下降的空三角符号 这个符号表示触发器在时钟的下降边沿起作用翻转 逻辑符号边框外侧的空三角符号称为极性指示符 a 在时钟下降边沿翻转 b 在时钟上升边沿翻转图14 2 6JK触发器的符号 第14章触发器和时序逻辑电路2010 03 逻辑符号中还有不受时钟控制的直接置 0 端 即端和直接置 1 端 即端 边框内的R Reset 表示置 0 S Set 表示置 1 R和S的前面没有数字1 表示直接置 0 和直接置 1 作用和C1时钟无关 是异步的 在多数触发器中直接置 0 和置 1 是低电平有效 在逻辑符号外侧有下降的极性指示符 第14章触发器和时序逻辑电路2010 03 2 真值表 表14 3JK触发器的真值表表14 4JK触发器的详细真值表 JK触发器的真值表见表14 3和表14 4 表14 3说明触发器的新状态Qn 1和数据输入原状态Jn Kn的关系 分别表示置 0 1 保持和翻转四种逻辑功能 表14 4把触发器的原状态Qn和数据输入Jn Kn一起作为输入 新状态Qn 1与原状态Qn 数据输入Jn Kn有关 第14章触发器和时序逻辑电路2010 03 3 状态转换图 根据真值表可以做出状态转换图 如图14 2 7所示 做状态转换图的方法与基本RS触发器一样 图14 2 7JK触发器的状态转换图 4 特性方程式 用逻辑式来表达真值表所反映的逻辑关系 这个逻辑式就是触发器的特性方程式 在表14 4中 Jn Kn Qn相当输入变量 因为是时序数字电路 新状态Qn 1与原状态有关 第14章触发器和时序逻辑电路2010 03 将表14 4填入卡诺图 图14 2 8 中 图14 2 8JK触发器Qn 1卡诺图 可以通过以上卡诺图来求该方程式 可得JK触发器的特性方程式如下 第14章触发器和时序逻辑电路2010 03 表14 5JK触发器的驱动表 5 驱动表 驱动表是已知触发器在时钟作用前后的状态转换关系 那么数据端的状态是什么才能保证触发器原状态和新状态之间的转换 触发器的驱动表可以十分方便地由真值表转换而得到 JK触发器的驱动表见表14 5 注 表中 与 含义相同 为任意状态 第14章触发器和时序逻辑电路2010 03 1 RS触发器 逻辑符号 真值表 驱动表 状态转换图 特性方程式 2 其他时钟触发器 第14章触发器和时序逻辑电路2010 03 逻辑符号 真值表 驱动表 状态转换图 特性方程式 2 D触发器 第14章触发器和时序逻辑电路2010 03 逻辑符号 真值表 驱动表 状态转换图 特性方程式 3 T触发器 第14章触发器和时序逻辑电路2010 03 逻辑符号 状态转换图 特性方程式 4 T 触发器 第14章触发器和时序逻辑电路2010 03 时钟触发器的逻辑功能可分为同步功能和异步功能 时钟触发器对数据的接收 完成真值表中的置 0 1 保持和翻转等逻辑功能 受时钟的控制 属于触发器的同步功能 而触发器中的直接置 0 端和直接置 1 端 因其直接加在基本RS触发器上 不受时钟的控制 是异步功能 并且异步功能的优先级高于同步功能 在分析触发器电路时 如果异步的功能不起作用 那仅仅是同步的功能 分析起来比较容易 如果同步和异步的功能混合在一起 异步功能优先级高于同步功能 先执行异步功能 第14章触发器和时序逻辑电路2010 03 14 2 2 4时钟触发器的转换 产品时钟触发器一般只有D触发器和JK触发器 若需使用另三种触发器 可以从D触发器和JK触发器转换而来 要转换的触发器称为待转换触发器 要转换成何种触发器 称为目标触发器 转换的方法主要是比对两种触发器的特性方程式 例14 2 将JK触发器转换为T 触发器 待转换触发器的特性方程式 目标触发器的特性方程式 显然当Jn Kn 1 代入特性方程式中 即可得到 还有多种方案 第14章触发器和时序逻辑电路2010 03 例14 3 将D触发器转换为T 触发器 待转换触发器的特性方程式 目标触发器的特性方程式 对比结果 第14章触发器和时序逻辑电路2010 03 14 2 2 5CMOS时钟触发器 CMOS触发器的逻辑功能与TTL触发器相同 但CMOS触发器不是用CMOS门按照TTL触发器的电路结构组成的 CMOS触发器的基本电路结构是D触发器 D触发器是由基本RS触发器和传输门组成 其他类型的CMOS时钟触发器则是在D触发器的基础上转换而来的 例14 4 将D触发器转换为JK触发器 待转换触发器的特性方程式 目标触发器的特性方程式 比对结果 第14章触发器和时序逻辑电路2010 03 图14 2 9D触发器转换为JK触发器 第14章触发器和时序逻辑电路2010 03 14 2 3触发器的参数 触发器的参数分为静态参数和动态参数两大类 这两类参数大多数与逻辑门相同 只要是同一种系列的电路 例如都是TTL的逻辑门和触发器 就有相同的逻辑电平 UILMAX UIHMIN UOLMAX UOHMIN 相同的供电电压VCC VCCMIN和VCCMAX 对电流参数 触发器和逻辑门在输出电流上是相同的 即输出低电平电流IOLMAX和输出高电平电流IOHMAX 只要逻辑门和触发器的输出级是同一类型的 它们就是相同的 但在输入端电流上有所不同 因为触发器的输入端的数目可能比逻辑门多 有时钟输入端 数据输入端 直接置 0 端和直接置 1 端 它们在触发器内部连接到逻辑门输入端的数目也不一样 所以 触发器和逻辑门在输入低电平电流IILMAX和输入高电平电流IIHMAX上不同 CMOS触发器也与CMOS逻辑门有相同的逻辑电平和供电电压 不过CMOS没有输入电流 第14章触发器和时序逻辑电路2010 03 对动态参数触发器和逻辑门定义的原则也相同 只不过逻辑门的每一个输入端的信号到达输出端的路径相同 延迟时间也相同 而触发器的输入端有多种类型 不同的输入端到达输出端 信号经过的路径差别较大 所以延迟时间的数值也不同 触发器的动态参数主要有 数据端数据的建立时间tset数据端数据的保持时间th最高时钟频率fcpmax直接置 0 延迟时间tPHL tPLH直接置 1 延迟时间tPHL tPLH Q Q E A F C D B CP S d R d D 第14章触发器和时序逻辑电路2010 03 表14 7 00 LS00和 HC74的静态参数电源电压5V 第14章触发器和时序逻辑电路2010 03 续表14 7 00 LS00和 HC74的静态参数电源电压5V 第14章触发器和时序逻辑电路2010 03 14 2 4用VHDL语言描述触发器 用VHDL语言描述触发器 这里有两方面的问题 一是对时钟的描述 二是对触发器的描述 下面通过例子加以说明 例14 5 用VHDL语言描述一个D触发器 用clr表示异步清零 clk表示时钟 d是数据信号 q是触发器的输出 见图14 2 10 LIBRARYIEEE IEEE库USEIEEE STD LOGIC 1164 ALL使用IEEE中的STD库ENTITYdff2ISD触发器是一个实体PORT clk d clr INSTD LOGIC 对端口描述 clk d clr是q OUTSTD LOGIC 库中的输入逻辑变量 q是输出逻辑变量ENDdff2 描述D触发器结束ARCHITECTURErtlOFdff2IS构造一个用RTL语句描述的D触发器BEGIN开始描述 第14章触发器和时序逻辑电路2010 03 BEGIN开始描述PROCESS clk clr 处理BEGIN开始IF clr 0 THEN如果clear 0 于是q 0 q向 0敷值ELSIF clk EVENTANDclk 1 THEN如果clk上升沿来到q d q向 d敷值ENDIF IF语句段结束ENDPROCESS PROCESS语句段结束ENDrtl RTL描述段结束 例中的RTL是一种对构造体的描述方式 构造体是一个基本设计单元实体 代表某一种具有一定逻辑功能的电路 VHDL语言用RTL 寄存器传输 方式描述构造体以后 可以对其进行逻辑综合 在采用RTL描述时 所使用的VHDL语言有一定的限制 可以采用寄存器硬件一一对应的直接描述 也可以采用功能性描述 第14章触发器和时序逻辑电路2010 03 例14 6 用VHDL语言描述一个JK触发器 clr表示复位 pset表示置位 clk表示时钟 q表示触发器的输出 qb表示q非端 j k表示触发器的数据端 LIBRARYIEEE IEEE库USEIEEE STD LOGIC 1164 ALL使用IEEE中的STD库ENTITYjkdffISJK触发器是一个实体PORT pset clr clk