基于FPGA的嵌入式系统设计论文.doc

基于fpga的嵌入式系统设计 摘 要本文设计完成的是基于fpga的嵌入式系统开发板，它可以完成fpga、嵌入式系统和sopc等的设计和开发。开发板以altera公司的cyclone系列fpgaep1c6为核心，在其外围扩展flash、sram、a/d、d/a、键盘、led显示、lcd显示、串口通信、vga接口、ps2接口和usb接口等器件，使其成为一个完整的嵌入式开发系统，系统采用模块化设计，各个模块之间可以自由组合，使得该开发板的灵活性和可扩展性大大提高。同时开发板所提供的丰富的接口模块，供人机交互和器件间通信使用，方便了开发者的设计和系统的嵌入，可以满足普通高等院校、科研人员等的需求。开发者可以使用vhdl语言、verilog hdl语言、原理图输入等多种方式进行逻辑电路和功能模块设计，也可以利用altera公司提供的ip资源和nios 16/32位处理器开发嵌入式系统，借助quartusii和nios sdk shell软件进行编译、下载，并通过本嵌入式系统开发板进行调式和结果验证。关键词：嵌入式系统，nios嵌入式处理器，sopc，fpga abstractthe thesis completes a design of an embedded system development board based on fpga.the development board can complete the design of fpga,embeded system,sopc and so on.the development board is based on altera cyclone deviceep1c6，the board extends several peripheral devices such as,flash,sram,a/d,d/a,led,lcd,keyboard,serial port,vga interface,ps2 interface,usb interface and so on.all the devices constitute an integrated embeded development system. the development board offers us plenty of interfaces to meet the need of the device communication and the intercommunion between human and computer,which makes the design and the embedding of the system more easier.the nios development board can meet the need of scientific researchers and other college researchers.the developers can use vhdl,verilog hdl,schematic input mode and so on to design logic circuit and function block,they can alse use the ip core and nios microprocessor which are offered by altera to develop embedded systems. the developers can utilize quartus and nios sdk shell to compile and download,then they can use this development board to debug and validate the result. key words: embeded system, nios embeded cpu，sopc，fpga目 录摘 要iiabstractiii目 录iv前 言8第1章 绪 论91.1嵌入式系统概述91.1.1嵌入式系统的特点91.1.2 片上系统和可编程片上系统101.2 nios嵌入式处理器101.2.1 nios嵌入式处理器特性101.2.2 nios嵌入式处理器系统组件121.2.3 avalon交换结构总线12第2章 nios嵌入式系统开发板整体分析152.1 系统设计目标152.2 系统设计原理152.3 开发板组件与理论分析162.4 开发板电路设计原理图与pcb布线图18第3章 nios嵌入式系统开发板硬件开发203.1 硬件开发环境概述203.2 fpga：ep1c6qc240c8的特性和电路设计203.2.1 特性和封装203.2.2 引脚说明203.2.3 工作条件213.3 串行配置器件：epcs1的特性和电路设计213.3.1 cyclone fpga的配置213.3.2串行配置器件： epcs1/epcs4223.3.3 epcs1的电路设计233.4 sram：idt71v016的特性和电路设计233.4.1 器件特性243.4.2 idt71v016工作方式243.4.3 idt71v016的电路设计253.5 flash：am29lv800b的特性和电路设计263.5.1 器件特性263.5.2 器件工作方式描述273.5.3 am29lv800总线操作283.5.4 am29lv800的电路设计28第4章 nios嵌入式系统开发板调试304.1 片内ram、rom调试304.2 germs监控调试354.3 扩展sram调试394.4 扩展flash调试41第5章 利用nios嵌入式系统开发板完成dds的设计445.1 理论分析445.2 利用开发板实现的优点455.3系统设计与实现465.3.1 参数选取465.3.2 系统设计465.3.3 系统实现46第6章 总 结486.1 主要工作总结486.2 结论486.3 改进意见4848 前 言fpga的特点及其发展趋势：嵌入式系统，是一个面向应用、技术密集、资金密集、不可垄断的产业，随着各个领域应用需求的多样化，嵌入式设计技术和芯片技术也经历着一次又一次的革新。虽然asic的成本很低，但设计周期长、投入费用高、风险较大，而可编程逻辑器件（programmable logical device，pld）设计灵活、功能强大，尤其是高密度现场可编程逻辑器件（field programmable gate array,fpga）其设计性能已完全能够与asic媲美，而且由于fpga的逐步普及，其性能价格比已足以与asic抗衡。因此，fpga在嵌入式系统设计领域已占据着越来越重要的地位。可编程片上系统（sopc）是一种特殊的嵌入式系统：首先它是片上系统（soc），即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能。sopc结合了soc和fpga各自的优点，一般具备以下基本特征： l 至少包含一个嵌入式处理器内核 l 具有小容量片内高速sram资源 l 丰富的ip core资源可供选择 l 足够的片上可编程逻辑资源 l 处理器调试接口和fpga编程接口 l 可能包含部分可编程模拟电路 l 单芯片、低功耗、微封装本文设计完成的是基于fpga的嵌入式系统开发板，它可以完成fpga、嵌入式系统、sopc的设计和开发。 第1章 绪 论1.1嵌入式系统概述嵌入式系统是嵌入到对象体系中的专用计算机系统，包括硬件和软件两大部分。硬件包括处理器、存储器、输入输出接口和外部设备等，软件包括系统软件和应用软件，嵌入式系统的系统软件和应用软件紧密结合。嵌入式处理器是嵌入式系统的核心，有硬核和软核之分。常用的嵌入式处理器硬核有arm、mips、powerpc、intel x86和motorola 68000等；altera公司开发的nios是16/32位嵌入式处理器软核。和硬核相比，软核的使用灵活方便。nios嵌入式处理器是可配置的通用risc处理器，可以很容易地与用户逻辑相结合，集成到altera fpga器件中。nios具有16位指令系统，用户可选择16位或32位数据宽度和可灵活配置的标准外围设备及软件库。nios系统将处理器、存储器、输入输出接口和其他ip核灵活地集成到sopc设计中。1.1.1嵌入式系统的特点嵌入式系统是以应用为中心，以计算机技术为基础，硬件和软件可裁剪，适应应用系统对功能、可靠性、成本、体积和功耗等严格要求的专用计算机系统。可以从以下几个方面来理解嵌入式系统的含义：l 嵌入式系统面向用户、面向产品和面向应用，必须与具体应用相结合才会具有生命力，才更具有优势。嵌入式系统与应用紧密结合，具有很强的专用性。l 嵌入式系统将先进的半导体技术、计算机技术和电子技术以及各个行业的具体应用相结合，是一个技术密集、资金密集和不断创新的知识集成系统。l 嵌入式系统必须根据应用需求对硬件和软件进行裁剪，以满足应用系统的功能、可靠性、成本、体积和功耗等要求。比较好的发展模式是：首先建立相对通用的硬件和软件基础，然后开发出适应各种需要的嵌入式系统。同时还应该看到，嵌入式系统是一个外延极广的概念。凡是与产品结合在一起的具有嵌入式特点的系统都可以称为嵌入式系统。一般而言，嵌入式系统和通用计算机系统类似，由处理器、存储器、输入输出接口和设备以及软件等部分组成。但作为专用计算机系统的嵌入式系统与通用计算机系统相比，具有以下几个重要特征。l 系统简练。由于嵌入式系统一般应用于小型电子装置，系统资源相对有限，所以系统内核与传统的系统相比要小得多。嵌入式系统一般没有系统软件和应用软件的明显区分，不要求功能的设计和实现过于复杂，这既有利于控制系统成本，同时也有利于保障系统安全。l 专用性强。嵌入式系统的个性化很强，软件和硬件的结合非常紧密，一般要针对硬件进行软件的设计，即使在同一品牌、同一系列的产品中也需要根据硬件的变化和增减对软件不断进行修改。同时针对不同的任务，往往需要对系统进行较大更改，程序的编译下载也要同系统相结合。l 实时操作系统支持。嵌入式系统的应用程序可以不需要操作系统的支持直接运行，但为了合理地调度多任务，充分利用系统资源，用户必须自行选配实时操作系统（real-time operating system，rtos）开发平台，这样才能保证程序执行的实时性和可靠性，减少开发时间，保障软件质量。l 专门开发工具支持。嵌入式系统本身不具备自主开发能力，即使在设计完成以后用户通常也不能对程序功能进行修改，必须有一套开发工具和环境才能进行开发。开发工具和环境一般基于通用计算机的软硬件设备、逻辑分析仪和示波器等。在嵌入式系统的软件开发过程中，采用c语言将是最佳的选择。由于汇编语言是非结构化的语言，不能胜任大型的结构化程序设计，必须采用更高级的c语言进行设计。1.1.2 片上系统和可编程片上系统随着半导体技术的不断发展，片上系统（system on a chip，soc）成为嵌入式应用领域的热门方向之一。soc最大的特点是成功实现了软硬件的无缝结合，直接在处理器芯片内嵌入操作系统的代码模块。此外，soc有极高的综合性，在一个芯片内部运用vhdl等硬件描述语言可以实现复杂的系统。用户使用soc，不需要再像传统的系统设计一样绘制庞大复杂的电路板，而只需要使用相应的开发工具，将处理器、存储器和接口逻辑集成在一起，并开发相应的软件，编译仿真之后就可以直接交付芯片厂商进行生产。soc通常是专用集成电路（asic），所以不为用户所熟知，而且其开发周期长，生产成本高，产品不能进行修改。随着可编程逻辑器件（programmable logic device，pld）的广泛应用，可编程片上系统（system on a programmable chip，sopc）越来越多地受到人们的关注。sopc是在pld上实现soc，pld的可编程性使sopc的设计和实现非常方便。用户可以灵活地进行系统硬件和软件设计，还可以在现场进行系统修改。pld性能的不断提高，也使sopc的性能越来越高。altera是pld的大型生产商，生产的pld有cpld（complex programmable logic device，复杂可编程逻辑器件）和fpga（field programmable gate array，现场可编程门阵列）两大系列。cpld和fpga的结构有所不同，但功能差别不大，作为新产品的fpga要比早期的cpld性能强大。altera的sopc嵌入式处理器（embedded processor）解决方案有两种：嵌入arm922t硬核的excalibur器件和用于fpga的可配置nios嵌入式处理器软核。1.2 nios嵌入式处理器1.2.1 nios嵌入式处理器特性nios嵌入式处理器是用户可配置的通用risc嵌入式处理器，它是一个非常灵活和强大的处理器。nios处理器的易用和灵活已经使它成为世界上最流行的嵌入式处理器。嵌入式设计者利用sopc builder系统开发工具能够很容易地创建自己的处理器系统。sopc builder可用于集成一个或多个可配置的带有许多标准外围设备的nios cpu，并利用自动形成的avalon交换结构总线将这些系统连接在一起。可配置nios cpu是nios处理器系统的核心，它能够被灵活配置而适用于各种各样的应用。例如一个16位nios cpu，在片内rom中运行一个小程序，可以制作成一个实际的序列发生器或控制器，并且能够代替固定编码的状态机。又如一个32位nios cpu，与外围设备、硬件加速单位和自定义指令一起，构成一个功能强大的32位嵌入式处理器系统。nios嵌入式处理器的独特性（例如自定义指令和并行的多控制器avalon交换结构总线）使它不同于市场上其他的处理器软核。这些特性允许nios用户通过用简单的而非传统的方法加速和优化自己的设计。32位和16位nios嵌入式处理器典型配置的比较如表1-1所示。表1-1 nios嵌入式处理器典型配置比较特 性32位nios cpu16位nios cpu数据总线宽度/bit3216算术逻辑单元（alu）宽度/bit3216内部寄存器宽度/bit3216地址总线宽度/bit3216指令长度/bit1616逻辑单元数（les）（典型值）1500125mhz125mhz注：其具体数值与器件结构有关nios嵌入式处理器指令系统结构的设计具有以下特性：（1） 在altera fpga中有效实现。l 使用最少的逻辑单元。l 使用最少的存储单元。l 最大的时钟速度。（2） 用sopc builder容易进行系统集成。l 简单的存储器接口。l 标准的可配置外围设备库。l 在cpu、外围设备和存储器之间自动形成avalon交换结构接口逻辑电路。（3） 为编译嵌入式软件优化指令系统结构。l 灵活的寻址方式。l 大容量内部寄存器组的有效利用。l 快速的中断处理。（4） 硬件加速模块。l 有效算法实现。l mstep指令：单步乘法单元。l mul指令：快速整数乘法单元。nios嵌入式处理器支持altera主流fpga的全部系列，器件支持如表1-2所示。表1-2 nios嵌入式处理器器件支持器 件说 明stratix ii最高的性能，最高的密度，大量的存储资源，特性丰富的平台stratix gx最高的性能结构，高速串行收发器cyclone低成本，替代asic，适用于价格敏感的应用apex ii高密度，高性能，支持高速差分i/o标准mercury高性能，高带宽，中密度，包括时钟数据恢复支持excalibur高性能，处理器硬核解决方案apex 20k/ke/kc高性能，中到高密度flex 10k/ke低成本，低到中密度acex 1k低成本，低到中密度hardcopy高密度，大批量asic替换器件随着超过1万个nios开发套件的交付使用，nios嵌入式处理器已经成为嵌入式处理器软核的标准。nios嵌入式处理器的系统组件、开发工具和开发平台如表1-3所示。表1-3 nios嵌入式处理器系统组件、开发工具和开发平台系 统 组 件开 发 工 具开 发 平 台cpusopc builder开发套件avalon交换结构总线quartus ii设计软件软件授权外围设备gnupro嵌入式软件开发工具片内调试模块第三方工具1.2.2 nios嵌入式处理器系统组件nios嵌入式处理器系统包括一个或多个nios cpu、avalon交换结构总线和其他组件。altera的sopc builder系统开发工具可以自动生成这些组件以及连接它们的总线。下列组件可用于生成基于nios处理器的嵌入式系统：l nios cpu。 l avalon总线。l 外围设备和存储器接口。l 片内调试模块。设计者能够使用sopc builder设计nios处理器系统，如图1-1所示。图1-1 nios处理器系统nios处理器系统包含带指令和数据高速缓存的nios cpu、片内调试模块、直接存储器存取（dma）控制器、常用外围设备（pio、uart、以太网端口和存储器接口等）和并行多控制器avalon交换结构总线。1.2.3 avalon交换结构总线 avalon交换结构总线是altera开发的用于nios嵌入式处理器的参数化接口总线，由一组预定义的信号组成，用户用这些信号可以连接一个或多个ip模块。altera的sopc builder系统开发工具自动地产生avalon交换结构总线逻辑。avalon交换结构总线需要极小的fpga资源，提供完全的同步操作，它的重要特性有：l 简单的基于向导的配置。l 并行的多控制器。l 多达4gb的地址空间。l 同步接口。l 嵌入的地址译码。l 带延迟的读写操作。l 数据流处理。l 动态的外围设备接口大小。（1）简单的基于向导的配置altera的sopc builder系统开发工具中易于使用的图形用户界面引导用户进行增加外围设备、指定控制器和从属设备关系以及定义存储地址等操作。avalon交换结构总线按照用户从向导界面的输入自动形成。（2）并行的多控制器nios开发者可以按照自己的特殊操作需要创建自定义的系统总线结构，优化自己的系统数据流。avalon交换结构总线支持所有总线控制器的并行事务处理，并自动地为共享外围设备和存储器接口进行仲裁。另外，直接存储器存取（dma）设备能被用于与其从属设备一起提供总线控制能力。在传统的总线中，单个仲裁器控制一个或多个总线控制器跟总线从属设备进行通信，由于每次只能有一个控制器可以存取系统总线而形成带宽瓶颈，如图1-2所示。图1-2 传统总线结构avalon交换结构总线使用从属设备侧仲裁技术，使并行多控制器操作最大限度地提高系统性能。如果多个控制器同时存取从属设备，则由从属设备侧仲裁决定哪一个控制器得到从属设备的存取权，如图1-3所示。图1-3 并行多控制器avalon交换总线结构在这样的系统中，快速以太网等高速外围设备可以在不暂停cpu的情况下直接存取数据存储器。通过允许独立于cpu的存储器存取，avalon交换结构总线优化了数据处理过程，提高了系统吞吐量。（3）多达4gb的地址空间存储器和外围设备可以映射到32位地址空间的任何地方。换句话说，cpu（或其他的总线控制器）有多达4gb的可寻址存储器范围。（4）同步接口所有的avalon信号和avalon总线时钟同步，这使相应的avalon交换结构总线时间性能简单化，便于高速外围设备的集成。（5）嵌入的地址译码sopc builder创建的avalon交换结构总线自动地为所有外围设备（甚至用户自定义外围设备）形成片选信号，这可极大地简化基于nios处理器系统的设计。分离的地址和数据通路为片内用户逻辑提供了一个极其容易的连接，用户自定义外围设备不需要数据和地址总线周期译码。（6）带延迟的读写传输avalon交换结构总线可以完成带延迟的读写操作，这种延迟传输是很有用的。这是因为，控制器可以先发出读写请求，在执行一个无关的任务后接收数据。这项特性对发送多个读写请求到一个已知延迟的从属设备也非常有用。例如，这对在连续的地址内同时进行取指令操作和dma传输非常有好处。在这种情况下，cpu或dma控制器可以预取预定的数据，以减少同步存储器的平均存取延迟。（7）数据流处理带avalon交换矩阵的数据流处理在数据流控制器和数据流从属设备之间建立一个开放的通道，以完成连续的数据传送。这些通道允许数据在控制器和从属设备对之间流动。控制器不必连续地读取从属设备中的状态寄存器来决定从属设备是否可以发送或接收数据。数据流处理在控制器和从属设备对之间获得最大的数据吞吐量，并避免在从属设备上出现数据溢出。这对dma传输尤其有用。（8）动态的外围设备接口大小动态的总线大小允许nios开发者使用低成本的窄的存储器件，这些存储器件可以和nios cpu的总线大小不匹配。例如，32位数据总线的系统可以容易地集成8位闪速存储器器件。在这样的系统中，如果必要的话，动态的总线大小调整逻辑自动地执行多总线周期，以便从窄的外围设备中取出宽的数据值。sopc builder自动地添加完成大小调整和定位调整所需要的专用逻辑。第2章 nios嵌入式系统开发板整体分析2.1 系统设计目标以altera公司的cyclone系列的fpgaep1c6为核心，在其外围扩展flash、sram、a/d、d/a、键盘、led显示、lcd显示、串口通信、vga接口、ps2接口、usb接口等器件，使其成为一个完整的嵌入式开发系统，系统要尽量采用模块化设计，各个模块之间可以自由组合。2.2 系统设计原理系统设计原理框图如下图2-1所示。图2-1 系统设计原理框图当开发板加电时，开发板上的配置逻辑使用保存在串行配置器件epcs1中的硬件配置数据配置cyclone，器件配置完成后cyclone中的nios处理器开始工作，执行flash中的启动代码程序，然后flash中的用户程序加载到sram中执行。系统提供3.3v、1.5v稳定电压，支持jtag下载口配置fpga，通过两个欧式396插座引出剩余用户i/o口、fpga锁相环输出、3.3v稳定电源和多个接地引脚等。系统设计时，在器件的每一电源引脚上都并接0.1u，0.01u，0.001u三个滤波电容，不仅滤除低频干扰信号，而且有效的消除了高频干扰，保证了系统能够稳定可靠的工作。 系统布线时充分考虑到pcb布局对信号传输的影响，尽量使所有的地址线到达fpga的距离接近，避免高频信号传输过程中的相位变化引起误判，数据线的布局也遵循同样的原则。最终，用两层板实现了一般四层板的功能，不仅面积合适、工作稳定，而且降低了开发板成本。与主开发板配套使用的，还有另一块底板，底板可以看作是一个载体，在其上不仅留出了主开发板的接口，而且留出了a/d、d/a、lcd和键盘等模块的接口，这些模快即插即用，配合主开发板工作，使其能够完成复杂的eda设计。主板和底板的配合使用见图2-2所示。图2-2 开发板组合结构图2.3 开发板组件与理论分析nios嵌入式系统开发板为开发嵌入式系统提供硬件平台，本毕设这次使用的fpga为cyclone系列的ep1c6q240c8，其具有5980个逻辑单元和234kbits的片内存储器。另外，开发板上有cyclone器件专用的串行配置器件（epcs1）及其jtag插座。默认参考设计提供从主计算机向开发板下载新的用户定义硬件和软件配置数据的功能，下载可以使用串行电缆、jtag电缆等。germs监控程序（altera提供的nios处理器监控程序）通过rs-232串行口进行控制。nios开发板具有如下组件：l cyclone ep1c6q240c8器件l 8mbit flashl 256kbyte sraml 两个rs-232 db9串行口l 两个3.3v扩展插座，一共包括92个cyclone用户i/o引脚l 八个连接到cyclone用户i/o引脚的发光二极管l 四个连接到cyclone用户i/o引脚的按钮开关l epcs1串行配置器件l 用altera下载电缆连接cyclone器件的jtag插座l 50mhz振荡器和零偏移时钟分配电路l 加电复位电路当开发板加电时，开发板上的配置逻辑使用保存在串行配置器件epcs1中的硬件配置数据配置cyclone，器件配置完成后cyclone中的nios处理器开始工作，执行flash中的启动代码程序。nios开发板的组件简单介绍如下。（1）cyclone ep1c6q240c8器件本nios开发板上的fpga是240脚fbga封装的cyclone ep1c6q240c8器件,其特性如下表2-1所示。表2-1 cyclone ep1c6q240c8器件特性特性数目逻辑单元数5980m4k ram块数20总ram位数92160锁相环个数2用户i/o引脚数185cyclone器件有两种配置方法：l 使用运行在主机算计上的quartus软件，通过连接到jtag插座的altera下载电缆直接配置cyclone器件l 通过主动串行配置器件epcs1/epcs4配置cyclone器件（2）flash存储器件nios上用的flash为8mbit的存储器件am29lv800b，它用于两个目的：l 在fpga器件上实现的nios嵌入式处理器可以使用flash存储器作为通用只读存储器和非易失性存储器l flash存储器可以保存fpga配置数据，配置数据在加电时通过配置控制器装入fpga器件nios参考设计的硬件配置数据预存在flash存储器中，参考设计的硬件配置数据装入后，其中的监控程序可以将文件下载到flash存储器，nios嵌入式处理器软件包括擦写flash存储器的程序。flash存储器与sram共用地址和数据总线。（3）双sram器件nios开发板上有两个64k16位的异步sram器件idt71v016s，它们和fpga器件相连作为nios嵌入式处理器的通用存储器使用，两个16位器件可以构成32位存储器，预装的nios参考设计把sram器件作为连续的128k16位零等待主存储器。sram和flash存储器共用地址和数据总线。（4）rs-232串行口插座nios开发板上有两个标准的9针串行口插座，用连接到串行口的标准9针串行电缆实现与主计算机的串行通信。开发板上的两个串行口一个用来调试，另一个用来提供给用户使用，两个串行口以相同的方式连接到fpga，nios处理器系统可以将任何一个串行口用于任何目的，不受原理图上标记的限制。两个fpga逻辑端口能够传送所有的rs-232信号，设计时可以只使用需要的信号，例如rxd（接收数据）和txd（发送数据）。当发送或接收数据时rxd和txd信号的发光二极管给出相应的指示。（5）扩展插座在nios开发板上有两个96针的欧式插座396作为fpga用户i/o引脚的扩展插座。两个插座包含以下引脚：l 96个用户i/o引脚，全部连接到fpga器件的用户i/o引脚，每个信号与扩展插座之间有一个33欧姆以实现隔离和电平保护l 经过缓冲的零偏移fpga锁相环pll输出l 3.3v电源引脚l 5v电源引脚l 多个地引脚（6）发光二极管nios开发板上有八个发光二极管led1led8，其直接连接到fpga的i/o引脚上，当fpga引脚输出高电平时对应的发光二极管亮。（7）按钮开关nios开发板上有五个按钮开关，其中四个为普通按键开关，每个开关一端通过下拉电阻接地，同时这一端还要通过带史密特触发的反向器连接到fpga的通用i/o引脚，以实现消抖功能，另一端直接接3.3v电源，当开关按下时fpga引脚输入高电平。另一个位是复位开关，用于系统的全局复位，按下时输入低电平。（8）串行配置器件串行配置器件是具有串行接口的flash存储器件，可以存储cyclone器件的配置数据并在上电或重新配置时将配置数据重新装入到cyclone器件。利用cyclone器件新的数据压缩特性，设计者可以使用较小的串行配置器件配置大的cyclone器件,串行配置器件不能级连。sopc builder主动串行存储器接口组件允许微处理器系统访问串行配置存储器。（9）电源电路nios开发板可以用5v未稳压的电压源，板上电源电路产生3.3v、1.5v稳定电源。3.3v电源用于所有cyclone器件i/o引脚的电源，也用于flash和sram等3.3v供电的器件。1.5v电源只用做cyclone器件核心的电源，不用于任何插座。（10）jtag连接jtag插座直接与cyclone器件的专用jtag引脚相联（tck、tdi、tdo和tms），quartus软件可以通过byteblaster下载电缆用新的硬件映像直接配置cyclone器件，nios嵌入式处理器调试程序也可以通过连接到插座的电缆访问nios片内调试模块oci。2.4 开发板电路设计原理图与pcb布线图原理图如下图2-3所示。图2-3 nios嵌入式开发板原理图印制电路板pcb图如下图2-4所示。图2-4 印制电路板pcb图第3章 nios嵌入式系统开发板硬件开发3.1 硬件开发环境概述nios开发板为开发嵌入式系统提供硬件平台，nios开发板具有如下组件：cyclone ep1c6q240c8器件、8mbit flash、256kbyte sram、两个rs-232 db9串行口、两个3.3v扩展插座，一共包括92个cyclone用户i/o引脚、八个连接到cyclone用户i/o引脚的发光二极管、四个连接到cyclone用户i/o引脚的按钮开关、epcs1串行配置器件、用altera下载电缆连接cyclone器件的jtag插座、50mhz振荡器和零偏移时钟分配电路和加电复位电路等。下面详细的介绍主要组件。3.2 fpga：ep1c6qc240c8的特性和电路设计cyclone器件是基于1.5v、0.13um、全铜sram工序，多达20060个逻辑单元（le）和288kb sram的fpga器件，具有时钟锁相环路（pll）、连接ddr sdram的双数据速率（ddr）接口和快速环路ram(fcram)内存需求，支持不同的i/o标准，包含数据速率达311mb/s的lvds和66mhz 32位外设组件互连（pci）接口。3.2.1 特性和封装cyclone器件具有如下特性，如表3-1所示。l 291020060个逻辑单元（le）l 多达294912位ram(36864b)l 支持低成本串行配置器件（epcs1或epcs4）配置l 支持lvttl、lvcmos、sstl-2和sstl-3i/o标准l 支持66mhz 32位pci标准和高速（311mb/s）lvdsl 两个pll提供时钟倍频和相移l 多达八个全局时钟线，每个逻辑块阵列（lab）可用六个时钟源l 支持ddr sdram(133mhz)、fcram和单数据速率(sdr)sdraml 支持知识产权(ip)核，包含altera megacore函数和ampp mega函数表3-1 cyclone器件特性特性ep1c3ep1c6ep1c12ep1c20逻辑单元（le）291059801206020060m4k ram块（12836位）13205264总ram位5990492160239616294912锁相环（pll）1222最大用户i/o引脚1041852493013.2.2 引脚说明240引脚pqfp封装的引脚功能见附3。各引脚的定义见附3。3.2.3 工作条件cyclone器件有民用和工业两个等级，工业级器件可能有速度等级可用性限制。cyclone器件的绝对最大额度定值见附3。cyclone器件推荐工作条件见附3。cyclone器件的直流工作条件见附3。3.3 串行配置器件：epcs1的特性和电路设计3.3.1 cyclone fpga的配置cyclone器件可以用以用多种配置方式，这些配置方式包括主动串行配置、被动串行配置、基于jtag口的配置，其中主动串行配置是用一种新的低成本的串行配置器件。除此之外，cyclone器件还可以接收压缩数据流，并且实时的解压缩这些数据以减少配置所需空间的大小，缩短配置所需的时间。cyclone器件用sram单元来存储配置数据，因为sram存储器是不稳定的，所以配置数据在每次系统上电时都需要下载到cyclone器件中，配置数据可以通过主动串行方式、被动串行方式和jtag等方式下载，如表3-2所示。表3-2 cyclone配置方式配置方式配置需求描述主动串行方式串行配置器件（epcs1或者epcs4）被动串行方式增强型的配置器件（epc4、epc8或者epc16）epc2、epc1串行配置器件智能主机（微处理器）下载电缆jtag接口方式下载电缆智能主机（微处理器）标准的测试和编程jam语言（stapl）可以通过msel1和msel0两个引脚的电平高低来选择cyclone器件的配置方式，见表3-3。如果系统设计只要求用到一种配置方式，那么两个msel脚就可以接到vcc或者gnd上，如果设计要求多于一种配置方式，那么msel脚在cyclone器件配置完成以后可以转换。在用户模式下把这两个脚固定起来并不会影响器件操作。尽管如此，msel脚在开始重新配置时必须有效。表3-3 配置数据源msel1.0配置电路数据源00主动串行（as）低成本串行配置器件epcs1或epcs401被动串行(ps)epc2配置器件、masterblaster/byteblastermv下载电缆或串行数据源10或者11jtagmasterblaster/byteblastermv下载电缆或微处理器，jam或jbc文件配置完成以后，cyclone器件将会初始化所有的寄存器和i/o接口，然后进入用户模式下，执行用户设计文件。cyclone器件通过串行配置器件进行配置时，串行配置器件上的4个控制引脚ncs、dclk、asdi、data分别与cyclone器件的控制信号ncso、dclk、asdo、data0直接相连。通过下载电缆编程的串行配置器件用as配置方式对cyclone器件进行配置的连接如图3-1所示。图3-1 用as配置方式配置cyclone器件cyclone器件在配置流程中作为配置控制器使用，通过ncso信号将ncs置为低电平选中串行配置器件，通过dclk向串行配置器件提供串行配置数据，通过asdo向串行配置器件发送指令和地址，串行配置器件在dclk的下降沿向cyclone器件的data0发送配置数据，配置数据在dclk的上升沿锁存到cyclone器件中。cyclone器件在as配置方式配置期间控制conf_done和nstatus引脚。如果conf_done信号在配置结束时不变为高电平或变为高电平过早， cyclone将nstatus引脚变为低电平开始重新配置。配置成功后，cyclone器件释放conf_done引脚，允许外部10k欧姆电阻将其上拉到高电平。conf_done变为高电平后cyclone器件开始初始化，并在136个时钟周期内完成，初始化后cyclone器件进入用户方式。 3.3.2串行配置器件： epcs1/epcs4基于sram的cyclone器件在每次系统初始化或需要更新配置时必须重新装配数据。串行配置器件是具有串行接口的flash存储器件，可以存储cyclone器件的配置数据，并在上电或者重新配置时将配置数据重新载入到cyclone器件。串行配置器件有如下特性：l 串行配置cyclone器件的1mb (epcs1)和4mb (epcs4)存储器件l 低成本、低引脚数和非易失性存储器l 配置电流小，等待状态电流接近零，3.3v工作l 易于使用的4引脚接口，8引脚小轮廓集成电路（soic）封装l 允许nios处理器通过主动串行（as）存储器接口存取未用的flash存储器l 多于10万次擦除/编程的可编程存储器l 支持byteblater2下载电缆编程l 支持altera编程单元（aup）编程和bp microsystems及其他供应商的编程硬件l 软件设计支持altera quartus开发系统l 提供存储器阵列擦除（所有位设置为1）串行配置器件用来配置cyclone器件，不能配置其他已有的器件系列。使用新的数据压缩特性，可以用小容量的串行配置器件配置大容量的cyclone器件。cyclone器件配置文件容量和使用的串行配置器件如表3-4所示。表3-4 cyclone器件串行配置器件cyclone器件配置文件大小（mbits）串行配置器件epcs1(1mbits)epcs4(4mbits)ep1c30.628可以可以ep1c61.167可以可以ep1c122.324可以ep1c203.559可以串行配置器件的引脚说明如下表3-5所示。表3-5 串行配置器件引脚说明引脚名称引脚号引脚类型说明ncs1输入低电平有效片选输入信号，在有效指令的开始和结束时改变，高电平时不选中器件，data信号处于三态；低电平时选中器件，器件进入活动方式。加电后需要在ncs上有一个下降沿，串行配置器件才能正常操作data2输出串行数据输出信号，在读取/配置操作期间从串行配置器件向cyclone器件串行传送数据，通过将ncs置为低电平选中串行配置器件，data信号在dclk的下降沿改变。asdi5输入主动串行数据输入信号，用于向串行配置器件传送数据，接收编程输入到串行配置器件的数据，在dclk的上升沿锁存数据dclk6输入串行数据时钟输入信号，由cyclone器件提供，用于串行接口定时。出现在asdi上的数据在dclk的上升沿锁存到串行配置器件中，data上的数据在dclk的下降沿改变，在dclk的上升沿锁存到cyclone器件中vcc3、7、8电源3.3v电源引脚gnd4地地引脚3.3.3 epcs1的电路设计 如图3-2所示。图3-2 开发板上原理图中epcs1的连接3.4 sram：idt71v016的特性和电路设计3.4.1 器件特性idt71v016有如下特性：l 64k16位超高速cmos静态sraml 商业用（0到70）和工业用（-40到85）两种l 与时钟周期相等的存取时间：商业用15ns工业用20nsl 一个片选端和一个输出使能端l 双向的输入和输出与lvttl相符l 通过未选中芯片实现低电源功耗l 低字节和高字节使能引脚l 单电源3.3v供电l 44脚的soj封装和44脚的tsop封装3.4.2 idt71v016工作方式idt71v016是一种高速静态的sram，其容量为1048576bit(64k16位)。idt71v016是利用idt高性能高可靠性的cmos工艺制造而成的。idt先进的工艺，还有创造性的电路设计，为我们提供了一种解决高速存储需要的途径。idt71v016有一个输出使能引脚，它的操作时间可以快达7ns，地址存取时间可以快达12ns。idt71v016所有的输入和输出引脚都是lvttl电平的，其操作都只需要3.3v的单电源供电。idt71v016采用全静态的异步时序电路，操作时不要求时钟和复位。idt71v016有两种标准的jedec封装：44脚的soj封装和44脚的tsop封装。idt71v016的总线操作如下表3-6所示。表3-6 idt71v016的总线操作cs#oe#we#ble#bhe#i/o0i/o7i/o8i/o15功能hxxxx高阻高阻未选中空闲llhlh输出高阻低字节读取llhhl高阻输出高字节读取ll