第2章大规模可编程逻辑器件-教材配套课件

1、第2章 大规模可编程逻辑器件,2.1 可编程逻辑器件概述 2.2 Lattice公司的CPLD和FPGA器件 2.3 Altera公司的CPLD和FPGA器件 2.4 Xilinx公司的CPLD和FPGA器件 2.5 CPLD和FPGA的编程与配置 2.6 FPGA和CPLD的开发应用选择,2.1 可编程逻辑器件概述,2.1.1 PLD的发展进程 最早的可编程逻辑器件出现在20世纪70年代初，主要是可编程只读存储器(PROM)和可编程逻辑阵列(PLA)。20世纪70年代末出现了可编程阵列逻辑(Programmable Array Logic，简称PAL)器件。20世纪80年代初期，美国Latt

2、ice公司推出了一种新型的PLD器件，称为通用阵列逻辑(Generic Array Logic，简称GAL)，一般认为它是第二代PLD器件。随着技术进步，生产工艺不断改进，器件规模不断扩大，逻辑功能不断增强，各种可编程逻辑器件如雨后春笋般涌现，如PROM、EPROM、EEPROM等。,随着半导体工艺不断完善，用户对器件集成度要求不断提高，1985年，美国Altera公司在EPROM和GAL器件的基础上，首先推出了可擦除可编程逻辑器件EPLD(Erasable PLD)，其基本结构与PAL/GAL器件相仿，但其集成度要比GAL器件高得多。而后Altera、Atmel、Xilinx等公司不断推出新

3、的EPLD产品，它们的工艺不尽相同，结构不断改进，形成了一个庞大的群体。但是从广义来讲，可擦除可编程逻辑器件(EPLD)可以包括GAL、EEPROM、FPGA、ispLSI或ispEPLD等器件。,最初，一般把器件的可用门数超过500门的PLD称为EPLD。后来，器件的密度越来越大，许多公司把原来称为EPLD的产品都称为复杂可编程逻辑器件CPLD(Complex Programmable Logic Devices)。现在，一般把所有超过某一集成度的PLD器件都称为CPLD。 当前CPLD的规模已从取代PAL和GAL的500门以下的芯片系列，发展到5000门以上，现已有上百万门的CPLD芯片系

4、列。随着工艺水平的提高，在增加器件容量的同时，为提高芯片的利用率和工作频率，CPLD从内部结构上作了许多改进，出现了多种不同的形式，功能更加齐全，应用不断扩展。在EPROM基础上出现的高密度可编程逻辑器件称为EPLD或CPLD。,在系统可编程的概念，首先由美国的Lattice公司提出，而且，该公司已将其独特的ISP技术应用到高密度可编程逻辑器件中，形成了ispLSI(in system programmable Large Scale Integration，在系统可编程大规模集成)和pLSI(可编程大规模集成)逻辑器件系列。ispLSI在功能和参数方面都与相对应的pLSI器件相兼容，只是增加

5、了5 V在系统可编程与反复可编程能力。ispLSI和pLSI产品既有低密度PLD使用方便、性能可靠等特点，又有FPGA器件的高密度和灵活性，具有确定可预知的延时、优化的通用逻辑单元、高效的全局布线区、灵活的时钟机制、标准的边界扫描功能、先进的制造工艺等优势，其系统速度可达154 MHz，逻辑集成度可达100014 000门，是一种比较先进的可编程专用集成电路。,2.1.2 PLD的分类方法,1从结构的复杂度分类 从结构的复杂度上一般可将PLD分为简单PLD和复杂PLD(CPLD)，或分为低密度PLD和高密度PLD(HDPLD)。通常，当PLD中的等效门数超过500门时，则认为它是高密度PLD。

6、传统的PAL和GAL是典型的低密度PLD，其余(如EPLD、FPGA和pLSI/ispLSI等)则称为HDPLD或CPLD。,2从互连结构上分类 从互连结构上可将PLD分为确定型和统计型两类。 确定型PLD提供的互连结构每次用相同的互连线实现布线，所以，这类PLD的定时特性常常可以从数据手册上查阅而事先确定。这类PLD是由PROM 结构演变而来的，目前除了FPGA器件外，基本上都属于这一类结构。 统计型结构是指设计系统每次执行相同的功能，却能给出不同的布线模式，一般无法确切地预知线路的延时。所以，设计系统必须允许设计者提出约束条件，如关键路径的延时和关联信号的延时差等。这类器件的典型代表是FP

7、GA系列。,3从可编程特性上分类 从可编程特性上可将PLD分为一次可编程和重复可编程两类。一次可编程的典型产品是PROM、PAL和熔丝型FPGA，其他大多是重复可编程的。其中，用紫外线擦除的产品的编程次数一般在几十次的量级，采用电擦除方式的产品的编程次数稍多些，采用E2CMOS工艺的产品，擦写次数可达上千次，而采用SRAM(静态随机存取存储器)结构产品，则被认为可实现无限次的编程。,4从可编程元件上分类 最早的PLD器件(如PAL)大多采用的是TTL工艺，但后来的PLD器件(如GAL、EPLD、FPGA及pLSI/ISP器件)都采用MOS工艺(如NMOS、CMOS、E2CMOS等)。目前，一般

8、有五种编程元件： 熔丝型开关(一次可编程，要求大电流)； 可编程低阻电路元件(多次可编程，要求中电压)； EPROM的编程元件(需要有石英窗口，紫外线擦除)； EEPROM的编程元件； 基于SRAM的编程元件。,2.1.3 常用CPLD 和FPGA标识的含义 1CPLD和FPGA标识概说 CPLD/ FPGA 产品上的标识大概可分为以下几类： (1) 用于说明生产厂家的。如Lattice、Altera、Xilinx是其公司名称。 (2) 注册商标。如MAX是为Altera公司其CPLD产品MAX系列注册的商标。 (3) 产品型号。如EPM7128SLC84-15，是Altera公司的一种CPL

9、D(EPLD)的型号，是需要重点掌握的。 (4) 产品序列号。用于说明产品生产过程中的编号，是产品身份的标志，相当于人的身份证。 (5) 产地与其他说明。由于跨国公司跨国经营，世界日益全球化，有些产品还有产地说明，如：Made in China(中国制造)。,2CPLD/FPGA产品型号标识组成 CPLD/FPGA产品型号标识通常由以下几部分组成： (1) 产品系列代码。如Altera公司的FLEX器件系列代码为EPF。 (2) 品种代码。如Altera公司的FLEX10K，10K即是其品种代码。 (3) 特征代码。也即集成度，CPLD产品一般以逻辑宏单元数描述，而FPGA一般以有效逻辑门来描

10、述。如Altera公司的EPF10K10中后一个10，代表典型产品集成度是10k。要注意有效门与可用门不同。,(4) 封装代码。如Altera公司的EPM7128SLC84中的LC，表示采用PLCC封装(Plastic Leaded Chip Carrier，塑料方形扁平封装)。PLD封装除PLCC外，还有BGA(Ball Grid Array，球形网状阵列)、C/JLCC(Ceramic /J-Leaded Chip Carrier,)、C/M/P/TQFP(Ceramic/Metal/Plastic/Thin Quard Flat Package)、PDIP/DIP(Plastic Dou

11、ble In line Package)、PGA(Ceramic Pin Grid Array)等，多以其缩写来描述，但要注意各公司稍有差别，如PLCC，Altera公司用LC描述，Xilinx公司用PC描述，Lattice公司用J来描述。,(5) 参数说明。如Altera公司的EPM7128SLC84中的LC84-15，84代表有84个引脚，15代表速度等级为15ns(注意该等级的含义各公司有所不同)。也有的产品直接用系统频率来表示速度，如ispLSI1016-60，60代表最大频率60MHz。 (6) 改进型描述。一般产品设计都在后续进行改进设计，改进设计型号一般在原型号后用字母表示，如A

12、、B、C等按先后顺序编号，有些不按A、B、C先后顺序编号，则有特定的含义，如D表示低成本型(Down)，E表示增强型(Ehanced)，L表示低功耗型(Low)，H表示高引脚型(High)，X表示扩展型(eXtended)等。,(7) 适用的环境等级描述。一般在型号最后以字母描述，C(Commercial)表示商用级(085)，I(Industrial)表示工业级(-40100)，M(Material)表示军工级(-55125)。 (8) 附加后缀。如ES：Engineering sample；N: Lead-free devices。,3几种典型产品型号 1) Lattice公司CPLD和F

13、PGA系列器件 Lattice公司的CPLD产品以其发明的isp开头，系列有ispLSI、ispMACH、ispPAC及新开发的ispXPGA、ispXPLD等。其中，ispPAC为模拟可编程器件，除ispLSI、ispMACH4A系列外，型号编排时CPLD产品以LC开头；FPGA产品以LF开头(MachXO系列除外)；SC系列以LFSC开头；EC系列以EC开头。典型产品型号含义如下： ispLSI1016-60：ispLSI1000系列CPLD，通用逻辑块GLB数(只1000系列以此为特征)为16个，工作频率最大为60MHz。,ispLSI1032E-125 LJ：ispLSI1000E系列

14、CPLD，通用逻辑块GLB数为32个(相当逻辑宏单元数128)，工作频率最大为125MHz，PLCC84封装，低电压型商用产品。 M4A5-256/128-7YC：5V ispMACH4A系列CPLD，逻辑宏单元数为256个，引脚间延迟为7.5ns，PQFP208封装，适用温度范围为商用级(070)。 LC4032ZE-4TN100C：ispMACH4000ZE系列CPLD，逻辑宏单元数为32个，引脚间延迟为4.4 ns，无铅TQFP100封装，适用温度范围为商用级(085)。 LC5256MC-4F256C：ispXPLD 5000MC系列CPLD，逻辑宏单元数为256个，存储器型，1.8V

15、供电电压，引脚间延迟为4.0ns，fpBGA256封装，适用温度范围为商用级(085)。,LCMXO640E-4FT256CES：MachXO系列FPGA，640个查找表，1.2V供电电压，速度等级为4级，fpBGA256封装，适用温度范围为商用级(085)，工程样品。 LFSC3GA25E-6F900C：SC系列FPGA，SERDES速度为3.8G，25k个查找表，1.2V供电电压，速度等级为6级，fpBGA900封装, 适用温度范围为商用级(085)。 LFX1200EC-03F900I：ispXPGA1200E系列FPGA，典型逻辑规模是1.25M系统门，1.8V，速度等级为3级(注意L

16、attice公司的速度等级数越小，速度越慢)，fpBGA900封装，适用温度范围为工业级(-40100)。,LFXP10E-4F256C：XP系列FPGA，10k个查找表，1.2V供电电压，速度等级为4级，fpBGA256封装，适用温度范围为商用级(085)。 LFEC20E-4F484C: EC系列FPGA，20k个查找表，1.2V供电电压，速度等级为4级，fpBGA484封装，适用温度范围为商用级(085)。 LFE2-50E-7F672C: ECP2系列FPGA，50k个查找表，1.2V供电电压，速度等级为7级，fpBGA672封装，适用温度范围为商用级(085)。,2) Altera公

17、司的FPGA和CPLD系列器件 Altera公司的产品一般以EP开头，代表可重复编程。 (1) Altera公司的MAX系列CPLD产品和MAX系列FPGA产品的系列代码为EPM。典型产品型号含义如下： EPM7128SLC84-15：MAX7000S系列CPLD，逻辑宏单元数为128个，采用PLCC封装，84个引脚，引脚间延时为15ns。 EPM240GT100C3ES：MAX系列FPGA产品，逻辑单元数为240个，TQFP封装，100个引脚，速度等级为3级，适用温度范围为商用级(085)，ES表示是工程样品(Engineering sample)。,(2) Altera公司的FPGA产品系

18、列代码为EP或EPF。典型产品型号含义如下： EPF10K10：FLEX10K系列FPGA，典型逻辑规模是10k个有效逻辑门。 EPF10K30E：FLEX10KE系列FPGA，逻辑规模是EPF10K10的3倍。 EPF20K200E：APEX20KE系列FPGA，逻辑规模是EPF10K10的20倍。 EP1K30：ACEX1K系列FPGA，逻辑规模是EPF10K10的3倍。 EP1S30：STRATIX系列FPGA，逻辑规模是EPF10K10的3倍。,EP3C25F324C7N：CYCLONE 系列FPGA，逻辑单元数为25k个，FBGA封装，324个引脚，速度等级为7级，适用温度范围为商用

19、级(085)，无铅(Lead-free devices)。 EP4SGX230KF40C2ES：Stratix GX系列FPGA，逻辑单元数为230k个，带36个收发器，FBGA封装，1517个引脚，速度等级为2级，适用温度范围为商用级(085)，工程样品。 EP1AGX20CF484C6N：Arria GX系列FPGA，逻辑单元数为20k个，带4个收发器，FBGA封装，484个引脚，速度等级为6级，适用温度范围为商用级(085)，无铅。,(3) Altera公司的FPGA配置器件系列代码为EPC。典型产品型号含义如下： EPC1：1型FPGA配置器件。,3) Xilinx公司的CPLD和FP

20、GA系列器件 Xilinx公司的产品一般以XC开头，代表Xilinx公司的产品。典型产品型号含义如下： XC95108-7 PQ 160C：XC9500系列CPLD，逻辑宏单元数为108个，引脚间延时为7ns，采用PQFP封装，160个引脚，商用。 XC2064：XC2000系列FPGA，可配置逻辑块(Configurable Logic Block，CLB)为64个(只此型号以CLB为特征)。,XC2018：XC2000系列FPGA，典型逻辑规模是有效门1800个。 XC4002A：XC4000A系列FPGA，典型逻辑规模是2k个有效门。 XCS10：Spartan系列FPGA，典型逻辑规模

21、是10k个。 XCS30：Spartan系列FPGA，典型逻辑规模是XCS10的3倍。 XC3S50A-4FT256C：Spartan 3A系列FPGA，典型逻辑规模是XCS10的5倍，速度等级为4级，采用FTBGA256脚封装，适用温度范围为商用级(085)。 XC6VLX240T-1FFG1156C：Virtex-6 LX系列FPGA，典型逻辑规模是240k个，速度等级为1级，采用1156脚封装，适用温度范围为商用级(085)。,2.2 Lattice公司的CPLD和FPGA器件 2.2.1 Lattice公司的CPLD和FPGA概述 1CLPD器件概述 Lattice公司始建于1983年

22、，是最早推出PLD的公司之一，GAL器件是其成功推出并得到广泛应用的PLD产品。20世纪80年代末，Lattice公司提出了ISP(在系统可编程)的概念，并首次推出了CPLD器件，其后，将ISP与其拥有的先进的EECMOS技术相结合，推出了一系列具有ISP功能的CPLD器件，使CPLD器件的应用领域又有了巨大的扩展。所谓ISP技术，就是不用从系统上取下PLD芯片，就可进行编程的技术。ISP技术大大缩短了新产品研制周期，降低了开发风险和成本，因而推出后得到了广泛的应用，几乎成了CPLD的标准。Lattice公司的CPLD器件主要有ispLSI系列、ispMACH系列、ispXPLD系列，现在主流

23、产品是ispMACH系列和ispXPLD系列。,1) ispLSI系列CPLD ispLSI系列是Lattice公司于20世纪90年代以来推出的，有ispLSI1000系列、ispLSI2000系列、ispLSI3000系列、ispLSI4000系列、ispLSI5000系列和ispLSI8000系列六个系列，分别适用于不同场合，前三个系列是基本型，后三个系列是1996年后推出的。ispLSI系列集成度从1000门至60000门，引脚到引脚之间(Pin To Pin)延时最小为3ns，工作速度可达300MHz，支持ISP和JTAG边界扫描测试功能，原来广泛应用于通信设备、计算机、DSP系统和仪

24、器仪表中，但现在已逐渐退出历史舞台，被ispMACH系列和ispXPLD系列替代。该系列CPLD的主要参数见表2.1。,2) ispMACH系列CPLD ispMACH系列包括5V的ispMACH4A5系列和主流的ispMACH4000系列，包括ispLSI4000/4000B/4000C/4000V/4000Z/4000ZE等品种，主要区别是供电电压不同，ispMACH4000V、ispMACH4000B和ispMACH4000C器件系列供电电压分别为3.3V、2.5V和1.8V。Lattice公司还基于ispMACH4000的器件结构开发出了低静态功耗的CPLD系列ispMACH4000Z

25、和超低功耗的CPLD 系列ispMACH4000ZE。该系列CPLD的主要参数见表2.2和表2.3。,ispMACH4000系列产品提供SuperFAST(400MHz，超快)的CPLD解决方案。ispMACH 4000V和ispMACH4000Z均支持车用温度范围：-40130C(Tj)。ispMACH 4000 系列支持介于3.3V和1.8V之间的I/O标准，既有业界领先的速度性能，又能提供最低的动态功耗。 ispMACH4000V/B/C系列器件的宏单元个数从32512个不等，速度最大达到400MHz(对应引脚至引脚之间的传输延迟tPD为2.5ns)。ispMACH 系列提供44256个

26、引脚、具有多种密度I/O组合的TQFP、fpBGA和caBGA封装。,ispMACH4000Z的宏单元数为32256个，速度最大达到267MHz(对应tPD为3.5ns)，供电电压为1.8V，可提供很低的动态功率。1.8V的ispMACH4000Z器件系列适用于从3.3V、2.5V至1.8V的宽泛围的I/O标准，在使用LVCMOS3.3V接口时，它还可以兼容5V的电压。该系列有商用、工业用和车用等不同的温度范围。ispMACH4000ZE是ispMACH4000Z器件系列的第二代，非常适用于超低功耗、大批量便携式的应用。在典型情况下，ispMACH4000ZE提供低至10A的待机电流。,经过成

27、本优化且功能繁多的ispMACH4000ZE器件提供超小的、节省面积的芯片级球栅阵列(csBGA)封装、一种能够实现超低系统功耗的新的Power Guard特性以及包含片上用户振荡器和定时器的新的系统集成功能。ispMACH4000ZE器件采用1.8V核心电压并提供高层次的功能和低系统功耗。ispMACH4000ZE系列支持3.3V、2.5V、1.8V和1.5V I/O标准，并且当采用LVCMOS 3.3接口时，具有兼容5V的I/O性能。此外，所有输入和I/O都是5V兼容的。 ispMACH4000器件包括3.3V、2.5V和1.8V三个系列。4000C是世界上第一款1.8V在系统可编程CPL

28、D系列。ispMACH4000系列器件集业界领先的速度性能和最低动态功耗于一身，其支持的I/O电压标准为：3.3V、2.5V和1.8V。,3) ispXPLD系列CPLD ispXPLDTM5000MX系列代表了Lattice半导体公司全新的XPLD(eXpanded Program- mable Logic Devices)器件系列，包括ispXPLDTM5000MB/5000MC/5000MV等品种。这类器件采用了新的构建模块多功能块(Multi-Function Block，简称MFB)。这些MFB可以根据用户的应用需要，被分别配置成SuperWIDETM 超宽(136个输入)逻辑、单口

29、或双口存储器、先入先出堆栈或CAM。,ispXPLD5000MX器件将PLD出色的灵活性与sysIOTM接口结合了起来，能够支持 LVDS、HSTL和SSTL等最先进的接口标准以及用户比较熟悉的LVCMOS标准。 sysCLOCKTM PLL电路简化了时钟管理。ispXPLD5000MX器件采用拓展了的在系统编程技术，也就是ispXP技术，因而具有非易失性和无限可重构性。编程可以通过IEEE 1532业界标准接口进行，配置可以通过Lattice的sysCONFIGTM 微处理器接口进行。该系列器件有3.3V、2.5V和1.8 V供电电压的产品可供选择(对应MV、MB和MC系列)，最多1024个

30、宏单元，最快为300MHz。该系列CPLD的主要参数见表2.4。,ispLSI/MACH器件都采用EECMOS和EEPROM工艺结构，能够重复编程万次以上，内部带有升压电路，可在5V、3.3V逻辑电平下编程，编程电压和逻辑电压可保持一致，给使用带来很大方便；具有保密功能，可防止非法拷贝；具有短路保护功能，能够防止内部电路自锁和SCR自锁。此器件推出后受到了极大的欢迎，曾经代表了CPLD的最高水平，但现在Lattice公司推出了新一代的扩展在系统可编程技术(ispXP)，在新设计中推荐采用ispMACH系列产品和ispXPLD器件。,2FPGA器件概述 Lattice公司的FPGA器件主要有EC

31、/ECP(含S系列)系列、ECP2/M(含S系列)系列、ECP3系列、SC/M系列、XP/ XP2系列、MachXO系列和ispXPGA系列。其中，ispXPGA系列是最早采用ispXP技术的FPGA器件，EC/ECP等是经济型FPGA器件，XP/ XP2系列是将EC/ECP2系列FPGA和低成本的130nm/90nm Flash技术合成在单个芯片上的非易失性FPGA。SC/M系列是其最高性能FPGA产品，该系列根据当今基于连结的高速系统的要求而设计，推出了针对诸如以太网、PCI Express、SPI4.2以及高速存储控制器等高吞吐量标准的最佳解决方案。,另外，Lattice公司还推出了集成

32、ASIC宏单元和FPGA门于同一片芯片的产品，将该技术称为单片现场可编程系统(FPSC)。与带有嵌入式 FPGA 门的 ASIC 相比，FPSC 器件具有广泛的应用范围。嵌入式宏单元拥有工业标准 IP 核，诸如 PCI、高速线接口和高速收发器。当这些宏单元与成千上万的可编程门结合起来时，它们可应用在各种不同的高级系统设计中。,1) LatticeECP/EC系列FPGA LatticeECP/EC系列FPGA是经过优化、低成本的主流FPGA产品。为获得最佳的性能和最低的成本，LatticeECP(ECconomy Plus)FPGA产品结合了高效的FPGA结构和高速的专用功能模块。按这种方法实

33、现的第一个系列是LatticeECP-DSP(ECconomy Plus DSP)系列，它提供了片内的专用高性能DSP块。LatticeEC(ECconomy)系列支持除了专用高性能DSP块以外的LatticeECP器件所具有的所有通用功能，因此它非常适用于低成本的解决方案。基于低成本的思路，LatticeECP/EC器件含有所有必需的FPGA单元：基于LUT的逻辑功能、分布式和嵌入式存储器、PLL、并支持主流的I/O标准。器件的专用DDR存储器接口支持对成本敏感的工程应用。Lattice还提供许多用于LatticeECP/EC系列的预先设计的IP(Intellectual Property，

34、知识产权)ispLeverCORE模块。采用这些IP标准模块，设计者可以将精力集中于自己设计中的特色部分，从而提高工作效率。该系列FPGA的主要参数见表2.5。,表2.5 Lattice ECP/EC系列FPGA的主要参数,2) ispXPGA系列FPGA ispXPGA系列FPGA器件采用扩展在系统可编程技术(ispXP)，能够实现同时具有非易失性和无限可重构性的高性能逻辑设计。改变了只能在可编程性、可重构性和非易失性之间寻求妥协的情况。无需外部的配置存储单元，上电后几微秒内自动配置FPGA，可在几毫秒内完成在系统重构，可在系统工作状态下重新编程器件，通过芯片内的E2或CPU进行配置，通过对

35、安全位进行设置防止回读。139k至1.25M的系统门，I/O数多达496个，多达414Kb的内嵌存储单元。ispXPGA FPGA系列有两种选择：标准的器件支持用于超高速串行通信的sysHSI功能，而高性能、低成本的FPGA器件“E-系列”则不含sysHSI功能。从而提高工作效率。该系列FPGA的主要参数见表2.6和表2.7。,3) MachXO系列FPGA MachXO系列非易失性无限重构可编程逻辑器件(PLD)是专门为传统的用CPLD或低密度的FPGA实现的应用而设计的。广泛采用需要通用I/O扩展、接口桥接和电源管理功能的应用，通过提供嵌入式存储器、内置的PLL、高性能的LVDS I/O、

36、远程现场升级(TransFRTM技术)和一个低功耗的睡眠模式，MachXO可编程逻辑器件拥有提升系统集成度的优点，所有这些功能都集成在单片器件之中。该系列FPGA的主要参数见表2.8。,2.2.2 ispLSI/pLSI系列CPLD结构 ispLSI/pLSI系列器件有1000、2000、3000、5000、6000和8000系列等器件。ispLSI/pLSI1000/E、2000和3000系列逻辑器件具有类似的结构(如图2.1所示)，都由通用逻辑块(GLB)、全局布线区(GRP)、输出布线区(ORP)、输入/输出单元(IOC)和时钟分配等部分组成，主要区别在于它们的GLB及I/O数量不同。前

37、两个系列的GLB结构相同，后一个系列具有双GLB结构。ispLSI6000系列的GLB与3000系列器件相同，但整体结构中包含了FIFO或RAM功能；5000系列的整体结构与3000系列相似，但GLB和宏单元等内部结构有了很大的差异；8000系列的GLB与5000系列相似，但整体结构是新推出的。,图2.1 ispLSI/pLSI3256结构框图,1通用逻辑块 ispLSI/pLSI系列的基本逻辑单元是通用逻辑块(Generic Logic Block，简称GLB)，如图2.2所示。双GLB是Lattice公司ispLSI/pLSI3000系列的标准逻辑块，如图2.3所示，该双GLB包含了100

38、0和2000系列的GLB，相当于两个GLB，这正是“双GLB”名称的来历。双GLB具有24个输入、8个输出，以及实现大多数标准逻辑功能所必需的逻辑。(双)GLB的内部逻辑被分为4个部分：与阵列、乘积项共享阵列、可配置寄存器和控制部分。,与阵列由两个20乘积项共享阵列组成，它可产生24个双GLB输入的任意逻辑和。这些输入来自于GRP(它们可以是来自32个双GLB的任意反馈信号)，也可以是来自外部I/O单元的输入。所有这些双GLB输入信号可以以逻辑“真”及它们的补码形式进入乘积项，更有效地使布尔逻辑简化。两个乘积项共享阵列(PTSA)各自接收20个乘积项，并把它们分配到4个双GLB输出。有4个或门

39、，分别带有4、4、5和7个输入。任一或门的输出可连到4个双GLB输出中的任一个。如果要求更多的乘积项，则PTSA能根据需要组合它们。如果用户主要关心的是速度，则PTSA能使用带有4个乘积项的旁通电路，来改善该单元的性能。双GLB的8个输出中，任一个或全部输出都可实现这种功能。,ispLSI5000V系列的GLB结构如图2.4所示。每个GLB包含32个宏单元，具有160个逻辑乘积项和5个控制乘积项的可编程与阵列。该GLB具有来自GRP的68个输入端，且可以以原码、补码逻辑输入。160个乘积项可分成32组，每组5项送入乘积项共享阵列(PTSA)，单组函数最多可达35个乘积项。另外，PTSA带有旁通

40、功能。5个乘积项用来控制共享的GLBGLB内部的置位、复位、时钟、时钟使能及I/O的输出使能。,图2.2 ispLSI/pLSI3000及6000系列的GLB结构,图2.3 ispLSI/pLSI3000系列的双GLB结构,图2.4 ispLSI5000V的GLB结构,ispLSI5000V系列的宏单元结构如图2.5所示。每个宏单元包含一个可编程XOR门、一个可编程的寄存器/锁存器/触发器，以及允许组合或时序操作所必需的时钟和控制逻辑。每个宏单元有两个输出，并且，它们可通过全局布线区(GRP)反馈。宏单元的这种双重可并行输出能力有利于充分利用硬件资源。 ispLSI8000V系列的宏单元结构如

41、图2.6所示。每个宏单元包含一个可编程XOR门、一个可编程的寄存器/锁存器/触发器，以及允许组合或时序操作所必需的时钟和控制逻辑。每个宏单元有两个输出，其中，一个可通过GLB内部反馈到与阵列，另一个可同时驱动BFM布线区(BRP)和全局布线区(GRP)。宏单元的这种双重可并行输出能力有利于充分利用硬件资源。,图2.5 ispLSI5000V的宏单元结构,图2.6 ispLSI8000V系列的宏单元结构,2巨块结构 4个双GLB构成一巨块结构(Megablock Structure)。每个GLB的最大输入为24个，任一巨块设有专用输入，一个GLB有8个相应的输出，总共32个GLB输出馈送到单I/

42、O 3000系列器件的ORP(也就是每个GLB输出有一个I/O引脚，例如3256)。这样，32个输出中只有16个馈送到16个I/O单元。对于双I/O 3000系列器件，如3192，每个GLB输出有一个I/O引脚，16个GLB输出馈送到每个输出布线区(ORP)，驱动16个I/O单元。因此，双I/O器件中每个巨块设有两个ORP。单I/O和双I/O器件的巨块结构如图2.7和图2.8所示。,图2.7 ispLSI/pLSI3000系列I/O巨块框图,图2.8 ispLSI/pLSI3000系列双I/O巨块框图,3全局时钟结构 全局时钟结构(Global Clock Structure)包含5个全局时钟

43、输入引脚，Y0、Y1、Y2、Y3和Y4。前三个引脚专用于GLB时钟，后两个引脚专用于I/O寄存器时钟。在1000/E全局系列中设计的时钟GLB生成网络被取消了，因此，所有输入时钟信号通过时钟复工器直接馈送到GLB时钟输入端。GLB全局时钟没有反相能力，但是，乘积项时钟在它送到时钟复工器之前，具有反相能力。,4I/O单元 I/O单元(I/O Cell)结构同1000/E系列相近，如图2.9所示，但每个I/O单元含有边界扫描寄存器，一个输入引脚只有一个扫描寄存器。一个全局测试OE信号“硬线连接”到所有I/O单元，这对实现器件内所有三态输出缓冲器的静态测试是有用的。除了测试OE信号外，两个全局OE信

44、号连到所有I/O引脚。乘积项OE信号和全局信号被送到OE复工器。除测试OE(TOE)信号外，其他OE信号在经过OE复用后具有反相能力。,图2.9 ispLSI/pLSI3000系列的I/O单元结构,2.2.3 ispMACH系列CPLD结构 ispMACH4000系列器件由全局布线区(GRP)、通用逻辑块(GLB)、输出布线区(ORP)及I/O 块组成，如图2.10所示。它可提供从2 个GLB 的ispMACH4032 到32个GLB的ispMACH4512多种器件。每个GLB由可编阵列(从GRP来的36个输入和83个输出乘积项)、逻辑分配器、16个宏单元和 GLB 时钟发生器组成。每个与阵列

45、有36个输入，83个乘积项输出。图2.11是GLB结构框图，图2.12是可编程与阵列(And Array)，图2.13是逻辑宏单元(Macrocell)结构图，图2.14是逻辑分配器结构图，图2.15是输入输出(I/O)单元结构图。,图2.10 ispMACH4000功能块框图,图2.11 通用逻辑块GLB 结构框图,图2.12 可编程与阵列(And Array),图2.13 逻辑宏单元Macrocell 结构图,图2.14 逻辑分配器结构图,图2.15 输入输出(I/O)单元结构图,2.2.4 EC/ECP系列FPGA结构 1器件的总体结构 LatticeECP-DSP和LatticeEC器

46、件的中间是逻辑块阵列，器件的四周是可编程I/O单元(Program I/O Cell，简称PIC)。在逻辑块的行之间分布着嵌入式RAM块(sysMEM Embedded Block RAM，简称EBR)。对于LatticeECP-DSP器件而言，它还有额外的由DSP块组成的行。LatticeECP-DSP的结构如图2.16所示。LatticeEC的结构与LatticeECP-DSP的结构基本相同，主要区别就是没有sysDSP Block。,图2.16 简化的LatticeECP-DSP器件总体结构图,器件中有两种逻辑块：可编程功能单元(Programmable Function Unit，简称

47、PFU)；无RAM的可编程功能单元(Programmable Function Unit without RAM，简称PFF)。PFU包含用于逻辑、算法、RAM/ROM和寄存器的积木块。PFF包含用于逻辑、算法、ROM的积木块。优化的PFU和PFF能够灵活、有效地实现复杂设计。器件中每行为一种类型的积木块，每三行PFF间隔就有一行PFU。 每个PIC块含有两个具有sysIO接口的PIO对。器件左边和右边的PIO对可配置成LVDS发送、接收对，sysMEM EBR是大的专用快速存储器块，可用于配置成RAM或ROM。,PFU、PFF、PIC和EBR块以行和列的形式分布呈二维网格状，如图2.16所示

48、。这些块与水平的和垂直的布线资源相连。软件的布局、布线功能会自动地分配这些布线资源。 系统时钟锁相环(PLL)在含有系统存储器块行的末端，这些PLL具有倍频、分频和相移功能，用于管理时钟的相位关系。每个LatticeECP/EC器件提供多达4个PLL。,2PFU和PFF块 LatticeECP/EC器件的核心是PFU和PFF。PFU可以通过编程实现逻辑、算法、分布式RAM、分布式ROM功能。PFF可以通过编程实现逻辑、算法、ROM功能。除非特别说明，本文接下来不再区分PFU和PFF，都简称为PFU。 每个PFU由四个互联的集成电路片(Slice)组成，如图2.17所示。所有与PFU的互联都来自

49、布线区。每个PFU有53个输入，25个输出。,图2.17 PFU的结构,每个Slice有两个LUT4查找表，其输出送入两个寄存器，这两个寄存器可以通过编程成为触发器或者锁存器模式。LUT与相关的逻辑组合在一起可形成LUT5、LUT6、LUT7和LUT8。器件中的控制逻辑执行Set/Reset功能(可编程为同步、异步模式)、时钟选择、片选和多种RAM/ROM功能。图2.18为Slice的内部逻辑示意图。,图2.18 Slice的内部逻辑示意图,3sysDSP 块 LatticeECP-DSP系列提供了一个非常适用于低成本、高性能数字信号处理(DSP)应用的sysDSP块。这些应用中的典型功能是有

50、限脉冲响应(FIR)滤波器、快速傅立叶变换(FFT)功能、相关器以及Reed-Solomon/Turbo/Convolution编解码器。这些复杂的信号处理功能采用诸如乘-加法器和乘-累加器等相似的积木块。图2.19是串行和并行DSP处理方法的比较。,图2.19 通用DSP和LatticeECP-DSP方法的比较,LatticeECP-DSP系列中的sysDSP块支持9、18和36位数据宽度的四种功能单元。每个sysDSP块中的资源经过配置可支持四种功能单元： MULT sysDSP 单元实现无加法或累加节点的乘法运算，其结构如图2.20所示；MAC sysDSP单元实现乘累加运算，其结构如图

51、2.21所示；MULTADD sysDSP单元实现乘加运算，其结构如图2.22所示；MULTADDSUM sysDSP单元实现乘加与求和运算，其结构如图2.23所示。,图2.20 DSP块中的乘法器(MULT sysDSP)单元,图2.21 MAC sysDSP单元,图2.22 MULTADD sysDSP单元,图2.23 MULTADDSUM sysDSP单元,4可编程I/O单元(PIC) 每个PIC含有两个连接至相关sysIO缓冲器的PIO，再连至焊盘PAD，如图2.24所示。PIO块提供输出数据(DO)和三态控制信号(TO)至sysIO缓冲器，接收输入数据亦来自缓冲器。两个相邻的PIO可

52、组成一个差分I/O对，分别用T和C标出。 PIO内含四个块：输入寄存器块、输出寄存器块、三态寄存器块和控制逻辑块。这些块含有寄存器，用于单数据率(SDR)和双数据率(DDR)运行，且伴有必须的时钟和选择逻辑。在这些块中，还有用于调整引入时钟和数据信号的可编程延时线。控制逻辑块用于允许在PIO块中使用的控制信号的选择和修改。从通用布线区的多个时钟信号中选出一个时钟，时钟可以选择反相。一个DQS信号来自可编程DQS引脚。时钟使能和本地复位选自布线区，也可以反相。,输入寄存器块：含有延时单元和用来调理信号的寄存器，图2.25为输入寄存器块的电路图。输出寄存器块：来自器件内部信号在到达sysIO缓冲器

53、前需要锁存，输出寄存器块具有锁存这些信号的功能。块内有一个寄存器用于SDR，与另外一个锁存器组合在一起实现DDR功能。图2.26为输出寄存器块。三态寄存器块：三态寄存器块能寄存来自器件内部的三态控制信号，这些控制信号在到达sysIO缓冲器前被寄存。块内中有一个寄存器用于SDR操作，另外一个锁存器实现DDR功能。图2.27为三态寄存器块。,图2.24 可编程I/O单元的PIC结构图,图2.25 输入寄存器块的电路图,图2.26 输出寄存器块电路图 图2.27 三态寄存器块电路图,5时钟分布网络 LatticeECP/EC器件驱动时钟来自三个主时钟源：PLL输出、专用时钟输入和布线输出。Latti

54、ceECP/EC器件有二至四个系统时钟PLL，位于器件的左边和右边，总共有四个专用的时钟输入，其中器件的四边各分布一个。图2.28所示的是20个主时钟源。,图2.28 LatticeECP/EC器件的时钟源,系统时钟锁相环有综合时钟频率的能力。图2.29为系统时钟锁相环的方框图。每个PLL有四个分频器：输入时钟分频器、反馈分频器、后定标分频器和次级时钟分频器。输入时钟分频器用于分频输入时钟信号，反馈分频器用于倍频输入信号，后定标分频器允许VCO以高于输出时钟的频率运行，因此扩展了频率范围。,图2.29 系统时钟锁相环的方框图,6系统存储器(sysMEM Memory) LatticeECP/E

55、C器件含有若干个嵌入式RAM块(EBR)，EBR可组成9K位的RAM，并有专用输入和输出寄存器。系统存储器块可构成单口、双口以及准双口存储器，每个块可构成不同的深度和宽度。,2.2.5 XP/XP2系列FPGA结构 LatticeXP器件的结构和LatticeEC/ECP结构相比，除了增加了非易失性存储块外，其余基本相同，其总体结构如图2.30所示。为了节约篇幅，下面仅给出系统的组成结构图和主要功能模块的原理图，其余结构及细节详见产品手册或说明书。 LatticeXP器件的中间是逻辑块阵列，器件的四周是可编程I/O单元(Program I/O Cell，简称PIC)。在逻辑块的行之间分布着嵌入

56、式RAM块(sysMEM Embedded Block RAM，简称EBR)。,在PFU阵列的左边和右边是非易失性存储块。在配置模式，该非易失性存储块可通过符合IEEE 1149.1 标准的TAP端口和系统配置端口进行编程。在电源打开状态，这些配置数据从该非易失性存储块传递到配置SRAM存储器中。利用该技术，不需要昂贵的外部配置存储器，同时未经授权不能读回数据从而实现设计的保密。这些配置数据从该非易失性存储块到配置SRAM存储器的传递，使用宽的总线只需几个微秒，面对许多应用提供了“即开即用”的功能。,器件中有两种逻辑块：可编程功能单元(Programmable Function Unit，简称

57、PFU)、无RAM的可编程功能单元(Programmable Function Unit without RAM/ROM，简称PFF)。PFU包含用于逻辑、算法、RAM/ROM和寄存器的积木块。PFF包含用于逻辑、算法、ROM的积木块。优化的PFU和PFF能够灵活、有效地实现复杂设计器件中每行为一种类型的积木块。这些逻辑块成二维分布，并且每行只有一种类型的逻辑块，其中最外部的行是PFU块，而中间核心部分的各行则是PFF块，每三行PFF间隔就有一行PFU。 每个PIC块含有两个具有sysIO接口的PIO对。器件左边和右边的PIO对可配置成LVDS发送、接收对，sysMEM EBR是大的专用快速存

58、储器块，可用于配置成RAM或ROM。,PFU、PFF、PIC和EBR块以行和列的形式分布呈二维网格状，如图2.30所示。这些块与水平的和垂直的布线资源相连。软件的布局、布线功能会自动地分配这些布线资源。 系统时钟锁相环(PLL)在含有系统存储器块行的末端，这些PLL具有倍频、分频和相移功能，用于管理时钟的相位关系。每个LatticeXP器件提供多达4个PLL。,图2.30 LatticeXP FPGA总体结构图,2.2.6 MachXO系列FPGA结构 1器件总体结构 Lattice MachXO1200器件的中间是逻辑块阵列，器件的四周是可编程I/O阵列(Program I/O Cell，简

59、称PIC)。在逻辑块的行之间分布着嵌入式RAM块(sysMEM Embedded Block RAM，简称EBR)。 器件中有两种逻辑块：可编程功能单元(Programmable Function Unit，简称PFU)、无RAM的可编程功能单元(Programmable Function Unit without RAM，简称PFF)。PFU包含用于逻辑、算法、RAM/ROM和寄存器的积木块。,每个PIC块含有两个具有sysIO接口的PIO对。器件左边和右边的PIO对可配置成LVDS发送、接收对，sysMEM EBR是大的专用快速存储器块，可用于配置成RAM或ROM。 PFU、PFF、PIO和EBR块以行和列的形式分布呈二维网格状，如图2.31所示。这些块与水平的和垂直的布线资源相连。软件的布局、布线功能会自动地分配这些布线资源。,图2.31 MachXO1200器件总体结构图,2PFU和PFF块 Lattice MachXO器件的核心是PFU和PFF。PFU可以通过编程实现逻辑、算法、分布式RAM、分布式ROM功能。PFF可以通过编程实现逻辑、算法、ROM功能。除非特别说明，本文接下来不再区分PFU和PFF，都简称为PFU。 每个PFU由四个互联的Slice组成，如图2.32所示。所有与PFU的互联都来自布线区。每个PFU有53个输入，25个输出。图2.33所示为Sl