FIR数字滤波器设计.ppt

1、第六章FIR数字滤波器设定修正、6.1 FIR数字滤波器原理6.2dspbuilder设定修正FIR数字滤波器6.3FIRipcore设定修正FIR滤波器原理、6.1 FIR数字滤波器原理在FIR滤波器系统中是冲激响应其中x(n )为输入样本序列，h(i )为滤波器系数，l为滤波器的系数长度，且y(n )为滤波器的输出序列； 还可以通过卷积来表达输出序列y(n )和x(n )和h(n )之间的关系。图6-1示出典型的直接I型4阶FIR滤波器，其输出序列y(n )、满足图6-1 4阶FIR滤波器结构只能以串行方式顺序执行乘法操作，这在一个DSP (指数字信号处理器)指令周期内不能完成并且必须在多

2、个指令周期内完成。 但是，由FPGA实现，采用并行配置，并可以以一个时钟周期获得一个FIR滤波器的输出。 使用6.2DSP Builder可以设定、修正FIR数字滤波器，使用dspbuilder在图形环境中可以简单地设定、修正FIR数字滤波器，并且滤波系数的修正运算可以将Matlab的强大的修正运算能力和现有的滤波器设定修正工具设定为6 假定三阶FIR滤波器，它可被表达为h(0)=63、h(1)=127、h(2)=127、h(3)=63，并且在这种情况中，在量化的时候可直接通过I型滤波器来实现。 修正后的3次直接I型FIR滤波器模型图如图6-2所示。 具体的新模型制作、模块调用过程可参照第3章

3、。图6-2的3次FIR过滤器，图中模块的残奥仪表，设定为xin模块： (Altbus )库：在Altera DSP Builder中， Bus Manipulation库残奥仪表“Bus Type”在“signed Integer”残奥仪表“Node Type”上被设置为“Input port”残奥仪表“Input port”的yout模块： (Altbus ) 程序库： Altera DSP Builder的Bus Manipulation程序库残奥仪表“Bus Type”被设置为“signed Integer”残奥仪表“Node Type”和“Output port”残奥仪表“parts”

4、(部分磁带库：在altera DSP生成器中，将Arithmetic磁带库“Add()Sub(-)”设置为“”，并将Delay1、Delay2、Delay3模块： (Delay ) 库： Altera DSP Builder的存储库残奥仪表“深度”设置为“1”残奥仪表“时钟脉冲序列”的库： Altera DSP Builder的Arithemtic库残奥将“映射增益到总线类型”设置为“签名integer”残奥仪表，将管线级别设置为“0”，将h1模块： (增益)残奥仪表“增益值”设置为“127” 其侗同h0模块h2模块： (Gain )残奥计“Gain Value FIR滤波器的系数已被给出，从

5、图中可以看出，在DSP Builder中Gain (增益)模块能够实现的运算在延迟Delay模块中修改3阶FIR过滤器模型后，可以如图6-3所示添加Simulink模块进行模拟。、图6-3带有模拟模块的3次过滤器模型，新添加的模拟模块的残奥仪表为芯片信号模块： (芯片信号)库： Simulink的Sources库残奥仪表“inn 将“设置为”设置为“0.1”将残奥仪表“目标时间”设置为“10”将残奥仪表“频率目标时间(Hz )”设置为“1”将残奥仪表“解释器”设置为Gain模块： (Gain 库：在Simulink上，匹配操作库残奥仪表“Gain”设置为“127”残奥仪表“Multiplica

6、tion”设置为“元素wise ()。库：在Simulink上，sinks库Chirp Signal模块是线性调频信号发生模块，生成线性调频信号0.1 Hz1 Hz。 在此模型模拟中，使用缺省的模拟残奥仪表。 模拟结果如图6-4所示。 显然，一个线性调频信号通过3次FIR滤波器之后的振幅发生变化，高频部分的振幅发生衰减。 在图6-4 FIR滤波器模拟结果、6.2.2 4次FIR滤波器部分的设定修正前节中介绍了常数FIR滤波器的例子。 在此部分中，设置和修改系数可变的FIR过滤器部分。 对于直接I型FIR滤波器(参照图6-5 )，可进行级联连接。 也就是说，当滤波器系数可变时，预先设置和校正FI

7、R滤波器部分，实际上，不断地调用FIR滤波器部分，并且级联这些部分，从而可以完成多级FIR滤波器的设置和校正。 当然，线性相位的FIR滤波器，可采用改进的滤波器结构，从而节省乘法器的一半。 在此，为了描述方便，没有采用改进的FIR结构。 图6-5是直接I型FIR滤波器的结构，图6-6是直接I型的4次FIR滤波器节点的结构。 为了便于该滤波节的调用，在输入xin后插入延迟单元，从3次滤波器进化为4次，然而，常数系数项(系数项)总是为0。 在通信应用中，FIR滤波通常是高信号流，因此增加一个延迟单元并不对FIR滤波的结果产生影响，但是系统延迟只是增加一个时钟周期。 图6-6直接I型四阶FIR滤波器

8、节点相对于该FIR滤波器节点，浮点小数难以由FPGA实现，实现成本过大，因此在DSP Builder中可以通过整数运算来实现，最后可以通过向下舍入比特数的方式得到结果。 FIR滤波系数、也是入口端，以改变残奥参数。 在本设定修正中，设输入系列的位宽为9位。 与图6-2中的常数FIR过滤器相比，图6-7显示了使用Product (乘法)模块而不是Gain (增益)模块的修改的四阶FIR过滤器部分。图6-7直接I型四阶FIR滤波器节点，图6-7的相关模块的关残奥仪表设定为： xin、hn1、hn2、hn3、hn4模块： (Altbus )库：在Altera DSP Builder中， Bus Ma

9、nipulation库残奥仪表“Bus Type”在“signed Integer”残奥仪表“Node Type”上被设置为“Input port”残奥仪表“Input port”的yn模块： (Altbus ) 库： Altera DSP Builder的Bus Manipulation库残奥仪表“Bus Type”设置为“signed Integer”残奥仪表“Node Type”设置为“Output port”残奥仪表“的库s Manipulation库残奥仪表“Bus Type”设置为“signed Integer”残奥仪表“Node Type”设置为“Output port”残奥仪表

10、“Parallel Adder Subtractor”模块： (PP or )库：将Altera DSP Builder的Arithmetic库残奥仪表“Add()Sub(-)”设置为“”，将管道残奥仪表“时钟脉冲选择”设置为“1”延迟、延迟1 Delay3模块：设置为(Delay3模块)的库：在Altera DSP Builder中，存储库残奥仪表“深度”设置为“1”，残奥仪表“时钟阶段选择”设置为“1” 库：在Altera DSP Builder中，Arithemtic库残奥仪表“管道”被设置为“2”残奥仪表“时钟阶段选择”例如，为了实现16阶低通滤波器，可以调用4个4阶FIR滤波器节点来

11、实现。 建立1.4阶FIR过滤器节子系统以创建新的DSP生成器模型，并将上一节的FIR4tap模型复制到新模型。 子系统通过在第四章中所示的方法从FIR4tap模型生成，修改端口信号，子系统改为FIR4tap，并且在图68中示出。 fir4tap的内部结构如图6-9所示。 将图6-8 FIR4tap子系统、图6-9 fir4tap子系统内部原理图和2.16阶fir滤波器模型进行配置以复制并连接四个fir4tap。 将后级的x输入端口与前级的输出端口x4连接，附加16个常数端口作为FIR滤波系数的输入。 连接四个子系统FIR4tap的输出端口y，连接到一个4输入端口的加法器，并且获得fir滤波器

12、的输出yout。 注：创建子系统后，如第4章所述，将掩码残奥仪表Mask Type更改为“子系统附加块集”。 校正后的16阶FIR滤波器如图610所示。图6-10 16次直接I型FIR过滤器模型、16次直接I型FIR过滤器模型中，将新添加的模块设定为xin模块： (Altbus )的库：在Altera DSP Builder中， Bus Manipulation库残奥仪表“Bus Type”在“signed Integer”残奥仪表“Node Type”上被设置为“Input port”残奥仪表“Input port”的yout模块： (Altbus ) 库： Altera DSP Build

13、er的Bus Manipulation库残奥仪表“Bus Type”设置为“signed Integer”残奥仪表“Node Type”设置为“Output port”残奥仪表“的库s Manipulation库残奥仪表“Bus Type”设置为“signed Integer”残奥仪表“Node Type”设置为“Output port”残奥仪表“Parallel Adder Subtractor”模块： (PP or )库：将Altera DSP Builder的Arithmetic库残奥仪表“Add()Sub(-)”设置为“”，将“管道”残奥仪表“时钟脉冲选择”设置为“1” h0、h1、h

14、2、h2 设定为h7的程序库：在Altera DSP Builder中，Bus Manipulation程序库残奥仪表“Bus Type”被设定为“Signed Integer”残奥仪表“bits编号”为“9”、6.2 低通滤波器采样频率Fs为48 kHz，滤波器Fc为10.8 kHz的输入序列比特宽度为9比特(最高有效比特为编码比特)，利用MATLAB完成FIR滤波器系数的确定。 打开MATLAB的FDATool MATLAB集成了强大的过滤器设定修正工具fdatool (filterdesignanalysistool )，可以完成各种过滤器的设定修正、分析和性能评价。 单击MATLAB主窗口下方的“start (开始)”按钮，按图6-11，然后选择“toolbox”“filter design”“filterdesignanalysistool (fdatool )”，如图6-11所示选择了Design Filter FDATool界面的左下侧，对一组工具按钮进行了排列。 其功能是通过变换滤波器设定量化残奥参数实现模型导入滤波器设定校正滤波器设定校正方法。model，model，model，model，model，model，model，model，model，model，mod