第4章-存储器wy01讲解材料

第四章存储器10.265-114.1现代高档微机系统的存储器

体系结构现代高档微机系统中，存储器技术的发展始终是以实现低成本、大容量和高速度为其追求目标，而用单一工艺制造的半导体存储器往往难以同时满足这三方面的要求。为解决这一矛盾、提高存储器系统的性能，目前高档微机系统普遍采用以下结构来组织整个存储器系统：分级存储器结构虚拟存储器结构5-24.1.1分级存储器结构分级存储器结构示意图CPU内部寄存器高速缓冲存储器(Cache)内存储器外存储器容量增速度、位价格减高速缓存的引入，把慢速的内存当高速内存来使用。4.1.2虚拟存储器结构虚拟存储器技术是在内存与外存之间引入相应的硬件和软件，把大容量的外存当大容量的内存来使用。5-34.2.1半导体存储器的分类•ROM的类型•

RAM的类型掩模ROMPROMEPROME2PROMFlashROMSRAM保持电源DRAM刷新IRAM自带刷新NVRAMRAM+ROM半导体存储器从功能和应用角度主要有两大类:5-5FlashROM的特点:兼具有EEPROM、SRAM和DRAM的优点：

速度高、密度大；非易失；

内含命令、状态寄存器，可在线编程；

可整片/按扇区/按页面/按字节擦写；

有数据保护、保密能力。FlashROM的应用：

主板、显卡BIOS

移动存储器

MP3播放器

数码相机、摄像机存储卡

嵌入式、便携式系统电子盘5-64.2.2存储器芯片的选用原则1.ROM与RAM的选用2.ROM类型的选用3.RAM类型的选用4.芯片型号的选用掩模ROMPROMEPROM

E2PROMFlashROMSRAM→高速缓存DRAM内存条4个层面5-74.3存储器芯片和存储条的接口特性

了解存储芯片的接口特性,实质上就是要了解它有哪些与CPU总线相关的信号线，以及这些信号线相互间的定时关系；在此基础上,进而弄清楚这些信号线与CPU的三大总线应如何连接。

5-84.3.1各类存储芯片的接口共性1.各类存储器芯片的通用引脚从与CPU接口的特性看，各类存储器芯片除电源线和地线外，一般都有以下四类外部引脚信号线：

用于选择存储器存储单元用于向存储器芯片写入或从存储器芯片读出数据用于选择存储器芯片用于控制存储器芯片中数据的读出或写入存储器芯片的通用引脚A0A1AnD0D1Dm地址线

OEWE数据线读允许片选写允许CSROM,PROMEPROM:只有OE;FLASH,EEPROM:输出允许OE，写允许WE;SRAM:输出允许OE，写允许WE;或仅有WE，0：写；1读。5-92.与CPU的连接特性不匹配4类接口信号线数据线地址线片选线读/写控制线直连直连地址译码器DB

低位

高位AB匹配直连等待产生电路CB相应线CPU关键：高低位AB如何划分根据译码方式的不同，可有三种常用片选控制方法：1、线选法2、全译码法3、局部译码法5-104.3.2DRAM接口的特殊性DRAM在原理和结构上与SRAM有很大不同：1.DRAM芯片的接口特殊性DRAM是靠电荷存储器件(或电容)存储信息，由于电容存在漏电现象，不停电也会导致信息丢失。DRAM芯片集成度高，存储容量大，为节省外部引脚，其地址输入一般采用两路复用锁存方式。

故与CPU接口时表现出更多的特殊性：需定时动态刷新；地址线要采用二路复用。5-112164芯片64K×1位：4个N行N列矩阵。27×27=128×128；RASCAS兼做片选；数据线2线单向；地址线二路复用；一次刷新4×128单元；（RAS=0,CAS=1）5-12DRAM读写简化电路示意图：RAMADSEL数据选择器LS2452164×8A0～A7MEMWRAS0CAS0A0～A7LS158BASDRA8～A15D0D1D8ADDSELD0D1D7MEMRABE……WERASCAS8片2164形成64K。LS158二选一数据选择器；LS245总线驱动器；读写过程：RAS有效，ADDESEL=0,LS158的A口导通，锁存到2164行锁存器CAS有效，ADDESEL=1,LS158的B口导通，锁存到2164列锁存器；MEMW实现读写；5-132.DRAM存储条及其接口特性

微机系统中使用的内存都是将多片DRAM芯片塑封在一个长条型印刷电路板上的DRAM内存条，以便于减小体积、扩充容量和更换模块。内存条有以下三种结构:

SIMM（SingleIn-LineMemoryModule）DIMM（DualIn-LineMemoryModule）

RIMM（RambusIn--LineMemoryModule）

5-14DRAM存储条实物样例各类内存条接口特性及安装规则(a)168线256MBSDRAM内存条(b)184线256MBDDRSDRAM内存条5-154.4主存储器系统的构成原理存储器结构的确定

——单体？多体？存储器芯片的选配存储器接口的设计

——关键用存储器芯片构成存储器系统，三项任务：5-164.4.1存储器结构的确定

在微机系统中，为能支持多种数据宽度操作，存储器一般都按字节编址，以字节为单位构成。所以：对8位微机，用单体结构对16位微机，用双体结构对32位微机，用4体结构……5-171.双体存储器结构示例（80286存储器）A0~A23BHE80286D0~D15地址锁存器A1~A23A0BHE地址总线D0~D7D8~D15数据总线偶数存储体奇数存储体FFFFFEFFFFFC

000002000000000003000001

FFFFFDFFFFFF5-182.8体存储器结构示例（Pentium存储器）PentiumA3~A31D0~D63地址锁存器存储体0存储体1存储体2存储体7数据收/发驱动器A3~A31D0~D7D16~D23D56~D63D8~D15D0~D63BE7BE2BE1BE05-194.4.2存储器芯片的选配位扩展字扩展字位扩展

存储器芯片的选配包括芯片的选择和组配两方面。其中，存储器芯片的组配又包括：5-20通过位扩展，满足（8位）字长要求。地址总线A0A91K×1位76543210DDDD7D6D5DDDD4D3D2D1D0DDA0A9CSWE数据总线•地址、片选、读/写控制线并连•数据线分连等效的1K×8位芯片

位扩展

字扩展

字位扩展

例如，用1K×1位芯片组成1KB存储器的位扩展设计如下：5-21

位扩展

字扩展

字位扩展通过字扩展，满足字数（地址单元数）要求。例如，用1K×8位的芯片（或芯片组）构成的4KB存储器的字扩展设计如下：CSY0Y1Y2Y3译码器

WED0～7810A0～9A10A114K×8位芯片D0～7WE

A0～9

CS

1K×8位(3#)D0～7WE

A0～9

CS

1K×8位(2#)D0～7WE

A0～9

CS

1K×8位(1#)D0～7WE

A0～9

CS

1K×8位(0#)字扩展方法：

•地址线、数据线、读/写等控制线并连•片选线分连5-22

位扩展

字扩展

字位扩展

当存储芯片的字长和存储单元数均不能满足存储器系统的要求时，就需要进行字位全扩展。包括两方面设计：

位扩展设计

字扩展设计5-23【例】用四片1K×4b的RAM芯片2114，组成2K×8b的存储。

5-24实际上就是要解决存储器同CPU三大总线的正确连接与时序匹配问题。而重点又是在地址分配的基础上实现地址译码。1.存储器片选控制方法2.存储器接口设计举例4.4.3存储器接口设计5-25•线选法•局部

译码法•全局

译码法低位地址线直接接片内地址，将余下的高位地址线分别作为芯片的片选信号。1.存储器片选控制方法A0～A10

2KB(0)11A0～A10A11A0～A10

2KB(1)A0～A10

2KB(3)A0～A10

2KB(2)A12A13A14CSCSCSCSA15用于片选的地址线(A14～A11)在每次寻址时只能有一位有效，不允许同时有多位有效，因此，存储空间的利用率低。5-26译码器A0～A10

2KB(0)11A0～A10A0～A10

2KB(1)A0～A10

2KB(7)A11～A15中任三根CSCSCS部分高端地址线未参与译码，也存在地址重叠和地址不连续问题，一般在线选法不够用，而又不需要全部地址空间时使用，以简化译码电路。对余下高位地址总线中的一部分进行译码，译码输出作为各存储器芯片的片选控制信号。•线选法•局部

译码法•全局

译码法1.存储器片选控制方法5-27

与前两种译码方法相比，存储空间利用率最高且译出的地址连续，不存在地址重叠问题，但译码电路最复杂。对余下高位地址总线全部译码，译码输出作为各存储器芯片的片选控制信号。•线选法•局部

译码法•全局

译码法无论是局部译码还是全译码，译码方案既可采用门电路译码、译码器芯片译码，还可采用PROM芯片译码等。1.存储器片选控制方法译码器A0～A12

8KB(0)13A0～A12A0～A12

8KB(1)A0～A12

8KB(3)A13～A15CSCSCSY0Y1Y3Y4～Y75-282.存储器接口设计举例例4.2试用2732EPROM芯片为某8位微机系统(地址总线宽度为20位)构建一个32KB的程序存储器，要求存储器地址范围为F8000H至FFFFFH。分析：2732为4K×8位的EPROM芯片。此例不必进行位扩展，但要进行字扩展,即用8片2732芯片将存储器字数扩展到32K个。

∴关键是在地址分配的基础上确定译码方案5-29解：（1）根据要求列出存储器地址分配表容量分配芯片地址范围4KB2732-1F8000～F8FFFH4KB2732-2F9000～F9FFFH4KB2732-3FA000～FAFFFH4KB2732-4FB000～FBFFFH4KB2732-5FC000～FCFFFH4KB2732-6FD000～FDFFFH4KB2732-7FE000～FEFFFH4KB2732-8FF000～FFFFFH5-30外译码(选片)译码允许译码输入内译码(选单元)A19A18A17A16A15A14A13A12ROM(1)ROM(2)ROM(3)ROM(4)000～FFFA11A10A9A8A7A6A5A4A3A2A1A0ROM(5)ROM(6)ROM(7)ROM(8)000～FFF000～FFF000～FFF000～FFF000～FFF000～FFF000～FFF(全0到全1)0000010100111001011101111111111111111111111111111111111111111111（2）根据要求列出存储器地址分配表5-31(3)确定译码电路片选译码电路1A12A13A14A15A16A17A18A191KΩ+5VCBG2AG1AY0Y1Y2Y3Y4Y5Y6Y7F8000～F8FFFHF9000～F9FFFHFA000～FAFFFHFB000～FBFFFHFC000～FCFFFHFD000～FDFFFHFE000～FEFFFHFF000～FFFFFH74LS138&G2BIO/M5-32(4)存储器电路1A12A13A14A16A15WAITIO/MA17A18A191kΩY0Y1Y2Y3Y4Y5Y6Y7ABCG2AG2BG174LS138+5VA0～A11273232K×8bitD0～D7CSCSOECSRDCSCSCSCSCS&5-33

解：该例SRAM芯片字长不足8位,需用2个芯片为一组进行位扩展后，再进行字扩展。芯片组位分配地址范围A19A18A17

A16A15A14A13

A12A11

～A00#、2#100100

0

0000～1FFFH90000～91FFFH1#、3#

10010010000～1FFFH92000～93FFFH

例试用8K×4位的SRAM芯片为某8088微机系统构成一个16KB的RAM存储器，RAM的起始地址为90000H。(1)列出各芯片组的地址范围和存储器地址位分配5-34(2)用门电路译码来产生2个芯片组的片选信号。字位扩展设计如下：

用8K×4位芯片构成的16KB存储器

A0～A12CS

D0～D3

WE8K×4位(1#)

A0～A12CS

D0～D3

WE8K×4位(2#)

A0～A12

CS

D0～D3

WE8K×4位(0#)&WRD4～D7413A0～A12A19A18A17A16A15A14

A0～A12CS

D0～D3

WE

8K×4位(3#)D0～D34≥1≥1A13IO/M芯片组位分配地址范围A19A18A17

A16A15A14A13

A12A11

～A00#、2#100100

0

0000～1FFFH90000～91FFFH1#、3#

10010010000～1FFFH92000～93FFFH5-35例试用16K×8位的SRAM芯片为某8086微机系统设计一个256KB的RAM存储器系统，RAM的起始地址为00000H。解：此例要采用双体结构。实现字位扩展。两个存储体中各存储芯片的地址位分配如下表所示。偶数存储体

奇数存储体芯片A19～A15A14～A1A0芯片A19～A15A14～A1A00000000000～3FFFH00000000000～3FFFH11000010000～3FFFH01000010000～3FFFH12000100000～3FFFH02000100000～3FFF3FFFH03000110000～3FFF3FFFH04001000000～3FFF3FFFH05001010000～3FFFH16001100000～3FFFH06001100000～3FFF3FFFH07001110000～3FFFH15-36奇数存储体CSD0～D7D8～D15A1～A14A18A19A15A16A17M/IOBHE

BLE（A0）A0～A13A0～A1316K×816K×8偶数存储体128K×8128K×8RD8814D0～D7D0～D7CSCSCSCSCSCSCSWEOEWEOECSWRG2AG2BG2AG2BY0Y7Y0Y7≥1ABCG1ABCG1用16K×8位的SRAM芯片实现的8086存储器74LS1385-37译码方案选择：※独立的地址译码※统一的地址译码各存储体使用相同的读/写控制信号，而用字节选择信号（A0和BHE）作译码器的使能控制信号。用字节选择信号（A0和BHE）与CPU的读/写信号组合产生各存储体的读/写信号。5-38列：下图为8086存储器部分电路接线图。问⑴M1的寻址范围；⑵M2的寻址范围。PP=M/IO.A17.A18.A19=A0·M/IO·A17·A18·A19==A0·M/IO·A17·A18·A19CSM0=A0.PCSM1=BHE

·M/IO·A17·A18·A19

A19

A18

A17

A0BHEM/IO=110

011CSM0=0，M0选中M1无效;A19

A18

A17

A0BHEM/IO=110101CSM1=0，M1选中M0无效;A19

A18

A17

A0BHEM/IO=110

001CSM0=CSM1=0，M0,M1同时选中;A19

A18

A17A16

A15

A14~A1A0=110A16~A0=C000H~DFFFH偶数地址M0地址范围

奇数地址M1地址范围

5-394.5高速缓存器（Cache)基本原理Cache是为了把由DRAM组成的大容量内存储器都看作是高速存储器而设置的小容量局部存储器,一般由高速SRAM构成。

Cache的有效性是利用了程序对存储器的访问在时间上和空间上所具有的局部区域性。5-404.5.1Cache的基本结构和工作原理

内存置换控制器地址映象机构Cache存储器CPU数据总线地址总线内存段号（页号）页内地址Cache页号命中?YNCACHE与CPU相同半导体材料；CPU读取CACHE数据速度是内存5倍以上；L1时钟周期相同于CPU;软件设计需要考虑命中率指标。5-414.5.2Cache与内存的映像关系

高速缓存中各页所存的位置与主存中相应页的映像关系，决定于对高速缓存的管理策略。从原理上，可以把映像关系分为三种方式：

全关联方式

直接映射方式

分组关联方式5-421.全关联方式标记内容：调入页的N位页号寻址方法：将内存地址的页号与全部标记地址(页号)进行比较。内存地址位长NA=N+M位；CACHE容量为2C+M字节，共2C-1页；内存和CACHE页面容量均为2M字节；内存均分为2N个页面。页内地址页内地址CACHE页号内存页号CACHE地址：内存地址：C位N位M位5-43内存地址N=T+C位；内存按照CACHE大小划分2T-1段；每段有为2C-1页；CACHE容量为2C-1页；附加标记位为T位；寻址方法：对于内存一个页号，只需比较段号与标记内容（T位段号）是否相等，无需比较页号,大大减少了地址比较次数。

2.直接映射方式

3.分组关联方式前两种方式的折中：Cache和内存都分为对应的若干组；然后,组内直接映射，组间全关联映射。5-444.5.3高速缓存器的读/写操作

1.Cache的读过程

CPU将主存地址送往主存、启动主存读的同时，也将主存地址送往Cache，并将主存地址高位部分同存放在地址映象机构内部的地址标记相比较：

●若CPU要访问的地址单元在Cache中(命中)，CPU只读Cache，不访问主存；●若不在(未命中)，这时就需要从主存中访问,同时把与本次访问相邻近的一页内容复制到Cache中，并在地址映象机构中进行标记。

5-452.Cache的写过程

Cache的写操作与读操作有很大的不同，这是因为在具有Cache的系统中，同一个数据有两个拷贝，一个在主存，一个在Cache中。因此，当对Cache的写操作命中时，就会出现如何使Cache与主存内容保持一致的问题。针对这一情况，通常有如下几种解决方法:通写(Write-Through)法回写(Write-Back)法只写主存5-46(1)通写(Write-Through)法

通写法回写法

只写主存

每次写入Cache时，同时也写入主存，使主存与Cache相关页内容始终保持一致。Cache的写过程优点：简单，能保持主存与Cache副本的一致性，Cache中任意页的内容都可被随时置换，决不会造成数据丢失的错误；缺点：每次Cache写插入慢速的访主存操作，影响工作速度。5-47(2)回写法每次只是暂时将数据写入Cache，并用标志将该页加以注明。当Cache中任一页数据被置换时，只要在它存在期间发生过对它的写操作,那么在该页被覆盖之前必须将其内容写回到对应主存位置中去；如果该页内容没有被改写,则其内容可以直接淘汰，不需回写。这种方法的速度比通写法快,但结构要复杂的多,而且主存中的页未经随时修改，可能失效。

通写法回写法

只写主存

Cache的写过程5-48(3)只写主存这种方法是只将数据写入主存，同时将相应的Cache页有效位置“0”，表明此Cache页已失效，需要时再从主存调入。

通写法回写法

只写主存Cache的写过程5-494.6虚拟存储器基本原理4.6.1基本思想

1.背景

解决用较小容量的内存运行大容量软件的问题；有限地址空间解决“无限”地址空间寻址；内外存统一编址；

2.虚拟存储器基础存储器体系（寄存器，高速缓存，内存，外存）中的一个环节，即定位于内存与外存（硬盘，光盘等）之间；操作系统软件自动管理内外存的调度及统一编址；存储器管理部件MMU自动实现虚拟地址到实地址的转换；

5-50地址空间及地址概念①虚拟地址空间。又称为虚存地址空间，是应用程序员用来编写程序的地址空间，与此相对应的地址称为虚拟地址或逻辑地址。②主存（内存）地址空间又称为实存地址空间，是存储、运行程序的空间，其相应的地址称为主存物理地址或实地址。③辅存（外存）地址空间也就是磁盘存储器的地址空间，是用来存放程序的空间，相应的地址称为辅存地址或磁盘地址。

5-51主存—cache主存—辅存满足容量的要求容量大、读写速度慢、传送信息块的长度长满足程序对速度的要求

容量小、读写速度快、传送信息块的长度短CPU直接访问cache和主存CPU不可以直接访问辅存

存取信息过程、地址变换、替换策略采用硬件来实现OS存储管理软件+硬件主存—cache体系和主存—辅存体系差别5-52利用MMU将来自CPU的m位地址变换为n位地址（n>m)；M位地址称为逻辑地址；n位称为物理地址；3.MMU原理5-53应用：16位段描述符（实际是13)变换为32位段基址；由操作系统根据程序需要动态变化。5-54CPU给出逻辑地址（虚拟地址）①进行内部地址转换，②内部地址转换成功（逻辑到主存）；③失败，外部地址转换，得到辅存地址。④检查主存中是否有空闲区，如果没有，根据替换算法，把主存中暂时不用的某块数据调