数字电子技术项目教程 课件 项目4 数字电子钟的设计与制作

任务4.1时序逻辑电路的分析方法

任务4.2计数器

任务4.3寄存器和移位寄存器

任务4.4简易数字电子钟的设计、仿真与制作任务4.1时序逻辑电路的分析方法4.1.1时序逻辑电路的特点时序逻辑电路又称为时序电路,它主要由存储电路和组合逻辑电路两部分组成,如图41所示。与组合逻辑电路不同,时序逻辑电路的特点是在任何时刻的输出状态不仅取决于当时的输入信号,而且还取决于电路原来的状态。为了保存电路的状态,在时序逻辑电路中具有记忆功能的存储单元(触发器)是必须具备的,而组合逻辑电路在有些时序逻辑电路中则可以没有。4.1.2同步时序逻辑电路的分析方法时序逻辑电路根据时钟脉冲CP控制方式的不同,可分为同步时序逻辑电路和异步时序逻辑电路两大类。同步时序逻辑电路如图42所示,各触发器的CP端连在一起,使用同一个时钟信号,各触发器的状态变化是同时进行的;异步时序逻辑电路至少有一个触发器的CP端与其他触发器的CP端不连在一起,各触发器使用不同的时钟信号,各触发器的状态变化不同步。同步时序逻辑电路中的存储单元常用JK触发器或D触发器。时序逻辑电路的分析是根据给定的电路,写出它的方程式、列出状态转换表、画出状态转换图和时序图,然后分析出电路所实现的逻辑功能。在同步时序逻辑电路中,由于所有触发器都由同一个时钟脉冲信号CP来触发,它只控制触发器的翻转时刻,而对触发器翻转到何种状态并无影响,所以,在分析同步时序逻辑电路时,可以不考虑时钟条件。同步时序逻辑电路的一般分析步骤如下。1.写出方程式根据逻辑电路图,写出时序逻辑电路的输出方程、各触发器的驱动方程和状态方程。(1)输出方程。时序逻辑电路的输出逻辑表达式,它通常为现态和输入信号的函数。(2)驱动方程。各触发器输入端的逻辑表达式。如JK触发器J和K端的逻辑表达式,D触发器D端的逻辑表达式等。(3)状态方程。将驱动方程代入相应触发器的特性方程中,便得到该触发器的状态方程。时序逻辑电路的状态方程由各触发器次态的逻辑表达式组成。2.列出状态转换表将电路现态(Qn)的各种取值代入状态方程和输出方程中进行计算,求出相应的次态(Qn+1)和输出,从而列出状态转换表。若现态的起始值已给定,则从给定值开始计算;若没有给定,则可设定一个现态起始值依次进行计算。时序逻辑电路的输出由电路中触发器的现态来决定。3.说明电路的逻辑功能根据状态转换表说明电路的逻辑功能。4.画出状态转换图和时序图状态转换图是指电路由现态转换到次态的示意图。电路的时序图是在时钟脉冲CP作用下,各触发器状态变化的波形图,通常是根据时钟脉冲CP和状态转换表绘制的。任务4.2计

数

器计数器是数字系统中应用最广泛的时序逻辑部件之一,其基本功能是计数,即累计输入脉冲的个数,此外还具有定时、分频、信号产生和数字运算等作用。计数器累计输入脉冲的最大数目称为计数器的“模”,用M表示。如M=6计数器,又称六进制计数器。所以,计数器的“模”实际上为计数电路的有效状态数。计数器主要由时钟脉冲控制的触发器组成,种类很多,它的主要分类如下。1.按计数进制分二进制计数器:指按二进制数运算规律进行计数的电路。十进制计数器:指按十进制数运算规律进行计数的电路。任意进制计数器:指除二进制计数器和十进制计数器之外的其他进制计数器。如六进制计数器、六十进制计数器等。2.按计数增减分加法计数器:指随着计数脉冲的输入作递增计数的电路。减法计数器:指随着计数脉冲的输入作递减计数的电路。加/减计数器:指在加/减控制信号作用下,可递增计数,也可递减计数的电路,又称可逆计数器。3.按计数脉冲的输入方式分异步计数器:指计数脉冲只加到部分触发器的时钟脉冲输入端上,而其他触发器的触发信号则由电路内部提供,应翻转的触发器状态更新有先有后的计数器。同步计数器:指计数脉冲同时加到所有触发器的时钟信号输入端,使应翻转的触发器同时翻转的计数器。显然,它的计数速度要比异步计数器快得多。4.2.1异步计数器1.异步二进制计数器1)异步二进制加法计数器图44(a)所示为由JK触发器组成的4位异步二进制加法计数器的逻辑图,图中JK触发器都接成T'触发器,用计数脉冲CP的下降沿触发。它的工作原理如下:计数前在计数器的置0端

上加负脉冲,使各触发器都为0状态,即Q3Q2Q1Q0=0000状态。在计数过程中,为高电平。当输入第1个计数脉冲CP时,第1位触发器FF0由0状态翻到1状态,Q0端输出正跃变,FF1不翻转,保持0状态不变。这时,计数器的状态为Q3Q2Q1Q0=0001。当输入第2个计数脉冲时,FF0由1状态翻到0状态,Q0输出负跃变,FF1则由0状态翻到1状态,Q1输出正跃变,FF2保持0状态不变。这时,计数器的状态为Q3Q2Q1Q0=0010。依次类推,当连续输入计数脉冲CP时,只要低位触发器由1状态翻到0状态,相邻高位触发器的状态便改变。计数器中各触发器的状态转换顺序如表42所示,由该表可看出:当输入第16个计数脉冲CP时,4个触发器都返回到初始的Q3Q2Q1Q0=0000状态,同时计数器的Q3输出一个负跃变的进位信号。从输入第17个计数脉冲CP开始,计数器又开始了新的计数循环。可见,图44(a)所示电路为十六进制计数器。图44(b)所示为4位二进制加法计数器的时序图(或称工作波形或时序波形),由该图可看出:FF0触发器的输出Q0频率为输入时钟CP频率的1/2,FF1触发器的输出Q1频率是时钟CP频率的1/4,FF2触发器的输出Q2频率是时钟CP频率的1/8,FF3触发器的输出Q3频率是时钟CP频率的1/16,即输入的计数脉冲每经一级触发器,其周期增加一倍,频率降低一半。所以,图44(a)所示计数器又是一个16分频器。图45所示为由D触发器组成的4位异步二进制加法计数器的逻辑图。由于D触发器用输入脉冲的上升沿触发,因此,每个触发器的进位信号由

端输出。其工作原理请读者自行分析。2)异步二进制减法计数器将图44(a)所示的逻辑电路图中各触发器的输出由Q端改为

端和相邻高位触发器的CP端相连后,则构成了异步二进制减法计数器,电路如图46所示。其状态转换表如表43所示。2.异步十进制加法计数器由于触发器的异步置0信号优先于其他所有输入信号,因此,利用这一特点可通过反馈控制电路将4位异步二进制加法计数器改造成异步十进制加法计数器,电路如图47所示。在输入计数脉冲CP作用下,计数器从Q3Q2Q1Q0=0000状态(十进制数0)开始按照异步二进制加法规律进行计数,从0000计到1001。当输入第10个计数脉冲CP时,计数器的状态为Q3Q2Q1Q0=1010,这时,Q3和Q1都为高电平1,与非门输入全1,输出低电平0,即RD=0,使计数器立即置0回到初始的Q3Q2Q1Q0=0000状态,从而实现了十进制加法计数。此后,与非门输出高电平1,计数器又可开始新一轮计数。4.2.2同步计数器1.同步二进制计数器1)同步二进制加法计数器同步二进制加法计数器与异步二进制加法计数器比较,两者的状态表和工作波形一样,但电路结构不同:异步二进制加法计数器的电路组成是将触发器接成计数触发器,最低位触发器用计数脉冲CP触发,其他触发器用相邻低位输出的下降沿(或上升沿)触发。而同步二进制加法计数器的电路组成是将触发器接成T触发器,各触发器都用计数脉冲CP触发,最低位触发器的T输入为1,高位触发器的T输入为其低位各触发器输出信号相与,只有低位各触发器输出都为1时,高位触发器的状态在CP脉冲作用下才会翻转。图48所示为由JK触发器组成的4位同步二进制加法计数器,用下降沿触发。下面分析它的工作原理。由图48可得输出方程:驱动方程:由式(45)可知:最低位触发器FF0为T'触发器,每输入一个计数脉冲CP,输出Q0状态变化一次。FF1为T触发器,在Q0=0时,即T=0,保持原状态不变;在Q0=1时,即T=1,在下一个计数脉冲CP下降沿作用下,FF1状态翻转。同样,FF2和FF3也为T触发器。同理,FF2的输出Q2在Q0和Q1都为1状态后的下一个计数脉冲CP下降沿作用下状态翻转;FF3的输出Q3在Q2、Q1和Q0都为1状态后的下一个计数脉冲CP下降沿作用下状态翻转。可见,图48所示电路状态改变符合表42所示二进制加法规律,因此,为4位同步二进制加法计数器。图48所示计数器当输入第15个计数脉冲CP时,Q3Q2Q1Q0=1111,进位输出CO=Q3Q2Q1Q0=1;当输入第16个计数脉冲CP时,计数器返回初始的0000状态,同时,CO由1变为0,输出一个负跃变的进位信号,使相邻高位计数器加1,从而实现了逢16进1的计数。2)同步二进制减法计数器将图48所示的二进制加法计数器的输出由Q端改为

端,便构成同步二进制减法计数器。2.同步十进制计数器同步十进制加法计数器是在4位同步二进制加法计数器的基础上经过适当修改获得的。它跳过了1010~1111六个状态,利用了自然二进制数的前十个状态0000~1001实现了8421BCD码十进制加法计数。其逻辑图如图49所示。由图49可得输出方程:驱动方程:状态方程:计数器在计数前,通过异步清零端对各触发器进行清零,使各触发器的输出状态为Q3Q2Q1Q0=0000;随着计数脉冲的输入,计数器在CP下降沿作用下,状态发生周期性变化,进行计数。根据状态方程、输出方程可得图49电路的状态转换表如表44所示,由状态表得状态转换图如图410所示。由状态转换表可看出,图49所示电路在输入第10个计数脉冲后返回到初始状态0000,同时进位输出端CO向高位输出一个负跃变的进位信号,从而实现了十进制计数。4.2.3集成计数器及其应用用触发器构成的计数器在数字系统中应用极其广泛,因此制造商生产了各种不同功能的通用集成器件,设计人员可以根据厂商提供的器件功能表,了解器件的功能特性,输入、输出之间的关系及应用方法,从而选择合适的器件组成系统。下面介绍几种常用集成计数器芯片。2.集成同步十进制计数器74LS160和74LS16274LS160是同步8421BCD加法计数器,其逻辑符号和功能表分别如图414和表46所示。3.利用集成计数器实现任意进制计数器中规模集成计数器的功能完善、使用方便灵活,模为M的集成计数器可以被用来实现模为任意进制(N进制)的计数器电路。利用集成计数器的清零功能(控制端)或预置数功能(控制端)可以减小计数器的模,而多片集成计数器相连又可以扩展计数器的模。1)利用反馈法实现N进制(N<M)计数器利用反馈法可减小原有计数长度。这种方法的原理是,当计数器计数到某一数值时,将电路产生的置位脉冲或复位脉冲,加到计数器预置数控制端或各个触发器清零控制端,使计数器恢复到起始状态,从而达到改变计数器模的目的。此方法又分为预置数法和清零法。(1)预置数法。利用计数器的置数控制端在计数器计数到某一状态后产生一个置数信号,使计数的状态回到起始状态。利用同步置数功能实现N进制计数器时,计数器的并行数据输入端D0~D3必须接入计数起始数据,并置入计数器。由于同步置数控制端获得置数信号后,D0~D3输入的数据并不能立即置入计数器,还需再输入一个计数脉冲CP才能置入计数器。因此,利用同步置数功能构成N进制计数器的方法是:在输入第N-1个计数脉冲CP后,将计数器输出Q3Q2Q1Q0中的高电平1通过反馈控制电路产生的置数信号加到同步置数控制端

上,这样,在输入第N个计数脉冲CP后,D0~D3输入的数据被置入计数器,使电路返回到初始的预置状态,从而实现了N进制计数。而异步置数控制端获得置数信号时,并行输入的数据便立即被置入计数器相应的触发器中,因此利用异步置数控制端构成N进制计数器,只要在输入第N个计数脉冲后,产生一个置数信号加到置数控制端,使计数器返回初始状态。利用同步置数功能实现N进制计数器的方法如下(适用于从0开始计数):①

写出N进制计数器状态SN-1的二进制代码。②

写出反馈置数函数,即根据SN-1写出同步置数控制端的逻辑表达式。③

画连线图。主要根据反馈置数函数画连线图。4.2.4仿真实验:任意进制计数器的设计(1)利用集成计数器74LS160设计一个五进制计数器,分别采用清零法和预置数法实现,先通过Multisim软件进行仿真,验证其正确性,然后在图425中画出连线图。(2)试用74LS163构成十三进制计数器,分别采用清零法和预置数法实现,先通过Multisim软件进行仿真,验证其正确性,然后在图426中画出连线图。(3)利用74LS161设计一个计数器,状态转换图如图427(a)所示,请问:①

它是几进制计数器?②

可用清零法和预置数法哪一种方法实现?③

请在图427(b)中画出电路连线图,并通过Multisim软件进行仿真。任务4.3寄存器和移位寄存器寄存器是存放数码、运算结果或指令的电路,移位寄存器不但可以存放数码,而且在移位脉冲作用下,寄存器中的数码可根据需要向左或向右移位。寄存器和移位寄存器是数字系统和计算机中常用的基本逻辑部件,应用很广。寄存器和移位寄存器是由具有存储功能的触发器组合起来构成的,一个触发器可以存储1位二进制代码,存放n位二进制代码需用n个触发器来构成。寄存器和移位寄存器存放数码的方式有并行和串行两种。并行方式就是数码各位从各对应位同时输入到寄存器中;串行方式就是数码从一个输入端逐位输入到寄存器中。从寄存器和移位寄存器中取出数码的方式也有并行和串行两种。在并行方式中,数码各位在对应于各位的输出端上同时出现被取出;而在串行方式中,数码在一个输出端逐位出现被取出。4.3.1寄存器用以存放二进制代码的电路称作寄存器。在接收指令(在计算机中称为写指令)控制下,将数据送入寄存器存放;需要时可在输出指令(读出指令)控制下,将数据由寄存器输出。它的输入与输出均采用并行方式。当新数据被接收脉冲存入寄存器时,原存的旧数据便被自动刷新。(3)保持:当=1,且CP不为上升沿时,各触发器保持原状态不变。上述寄存器在输入数码时各位数码同时进入寄存器,取出时各位数码同时出现在输出端,因此这种寄存器为并行输入并行输出寄存器。4.3.2移位寄存器移位寄存器不仅能存储数据,还具有移位的功能。所谓移位,就是寄存器中所存的数据能在移位脉冲作用下依次左移或右移。因此,移位寄存器采用串行输入数据,可用于存储数据、数据的串入

并出转换、数据的运用及处理等。根据数据在寄存器中移动情况的不同,可把移位寄存器分为单向移位(左移、右移)寄存器和双向移位寄存器,下面分别介绍。所以第1个数码1存入FF0,寄存器的状态为Q0Q1Q2Q3=1000。输入第2个移位脉冲CP时,4个触发器又输出跟随输入,第2个数码0存入FF0,Q0=0,FF0中原来的数码存入FF1,Q1=1,寄存器的状态为Q0Q1Q2Q3=0100,数码向右移了一位。依此类推,这样,在4个移位脉冲CP作用下,输入的4位串行数码1011全部存入移位寄存器中,移位情况如表47所示。移位寄存器中的数码Q0Q1Q2Q3可以并行输出,实现了数据的串行输入

并行输出传送。如果再输入4个移位脉冲,则输入数据“1011”逐位从Q3端输出,实现数据的串行输入串行输出传送。由于数据依次从低位移向高位,即从左向右移动,所以为右移寄存器。(3)保持:当RD=1,且CP不为上升沿时,各触发器保持原状态不变,即实现数据的记忆存储功能。由D触发器构成的4位左移移位寄存器电路如图430所示。其工作原理和右移移位寄存器相同,具体工作过程请读者自行分析。2.双向移位寄存器由前面讨论的单向移位寄存器的工作原理可知,右移移位寄存器和左移移位寄存器的电路结构是基本相同的,若适当加入一些控制电路和控制信号,就可将右移移位寄存器和左移移位寄存器结合在一起,构成双向移位寄存器。图433所示为集成4位双向移位寄存器74LS194的引脚图和逻辑图。图中,为异步清零端,低电平有效;D0~D3为并行数码输入端;DSR为右移串行数码输入端;DSL为左移串行数码输入端;M0和M1为工作方式控制端;Q0~Q3为并行数码输出端;CP为移位脉冲输入端,上升沿有效。74LS194的逻辑功能如表48所示。4.3.3移位寄存器的应用1.构成环形计数器图434(a)所示为由双向移位寄存器CT74LS194构成的4位环形计数器。当取M1M0=10、D0D1D2D3=0001,并使电路处于Q0Q1Q2Q3=D0D1D2D3=0001,同时将Q0和左移串行数码输入端DSL相连时,随着移位脉冲CP的输入,电路开始左移操作,由Q3→Q2→Q1→Q0依次输出脉冲,其状态如表49所示。根据状态表画出其波形如图434(b)所示,输出脉冲宽度为CP的一个周期。该环形计数器实际上也是一个顺序脉冲发生器。环形计数器的优点是电路简单,可直接由各触发器的Q端输出,不需要译码器。它的缺点是电路状态利用率低,计n个数,需n个触发器,很不经济。2)用74LS194构成2N进制扭环计数器利用移位寄存器组成扭环计数器是相当普遍的,并有一定的规律。若将图435中4位移位寄存器的第4个输出端Q3通过非门加到DSR端上,便构成了2×4=8进制扭环计数器,即八分频电路,如图436所示。同样设双向移位寄存器CT74LS194的初始状态为Q0Q1Q2Q3=1000,电路在计数脉冲CP作用下,其右移状态变化情况如表411所示。由该表可看出:电路输入8个计数脉冲时,电路返回初始状态Q0Q1Q2Q3=1000,所以为八进制扭环计数器。当移位寄存器的第N位输出通过非门加到DSR端时,构成2N进制扭环计数器,即偶数分频电路。若将移位寄存器的第N和N-1位的输出通过与非门加到DSR

端,则构成2N-1进制扭环计数器,即奇数分频电路。在图435中,Q3为第4位输出,Q2为第3位输出,它构成2×4-1=7进制扭环计数器,即七分频电路。扭环计数器的优点是每次状态变化只有一个触发器翻转,译码器不存在竞争冒险现象,电路比较简单。它的主要缺点是电路状态利用率不高。任务4.4简易数字电子钟的设计、仿真与制作1.工作任务试用脉冲源、计数器、译码器和数码管四部分设计一个数字显示电子钟。2.任务分析脉冲源发出精确的1Hz脉冲信号,作为计数器的计数脉冲。整个计数器电路由秒计数器、分计数器和时计数器串接而成。秒计数器和分计数器各由一个十进制计数器和一个六进制计数器串接组成,构成两个六十进制计数器。时计数器是由两个十进制计数器组成的二十四进制计数器。如果计数器从午夜的0时、0分、0秒开始计数,那么任何时刻计数器里的数就表示该时刻的时间(时、分、秒)。把计数器各级的状态译码,并用数码管显示出来,就能直观地看到现在的时间了。数字显示电子钟的结构框图如图437所示。3.任务实施指导把图437的框图具体化,就得到图438所示的逻辑图。译码器由六

片CD4511组

成,每

一

片

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一

只

数

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管。CD4511的

介

绍