计算机组成原理实验报告三

实验报告

课程名称计算机组成原理实验

实验项目________实验三___________

专业班级计算机少61

姓名___________熊兴宇_________

学号学40506094

实验日期2018.10.25

实验三时序电路基本部件设计

一、实验目的

1.掌握VHDLWerilog中时序模块电路的设计方法。

2.熟悉VHDLWerilog中层次结构的设计方法。

二、实验内容

1.利用进程语句完成一个触发器电路模块（使能端、复位）的设计。

2.利用进程语句完成寄存器和移位寄存器（包括串行输入输出、循环移位）电路模块的设

计。

3.完成各种数字（个人学号末两位）进制的计数器。

4.分析时序电路部件的仿真波形。

三、实验要求

1.分析各模块的的程序结构，画出其流程图。

2.画出模块的电路图。

3.分析电路的仿真波形，标出关键的数值。

4.记录设计和调试过程。

四、实验代码及结果

触发器电路模块图

,froynl.lKAhcnKx句

1

<«工>SMwBIE*二•♦、。

Wmm，，

*rv«><v工式1

■tlurrlMer

・EX，salina

-■,>•<!

s««r<«4

VL«Wia»eTcatUlct

9a

n«tt»n\m

SlMQaU4n

Klabcctflcn

Upcr，〜Myr

*

33”CC，B44M

■

•Sywil««laS««tlnaa

*gleEf

S«，“na

触发器仿真信号图

，18Irrlta^vMaulatl*aU.1-Sl*.：rl««r

*Fr»X«.

<Fr«xtmita

V[.I-

9hC«U14«

•tf

■fleetDe

・Ji

•maaeinit

S<ttU«a

•MM

•Settiro

/Anlaunchsimlation：Tine(s)：cpu-00:00:01:elapsed-00:00:16.Veoory«MB>：peak•1413,836:eain-0.000

如图，先在使能端有效前输入一个信号，发现输出始终为高阻。然后使使能端有效，并

输入一个高电平，此刻输出对应变化为高电平。但未能很好地体现更位的效果。

触发相

moduleTrigger(

inputen,

inputelk,

inputreset,

inputd_in,

outputregdout

）；

always@(posedgeelk)begin

if(reset==l*bl)begin

d_out<=l'bO;

end

elseif(en)begin

d_out<=d_in;

end

end

endmodu1e

触发器仿真

moduleSimTrigger(

）；

regc,re,in,e;

wireout;

Triggertrigg(

.en(e),

.clk(c),

.reset(re).

.d_in(in),

.dout(out)

)；

initialbegin

e<=0;

c<=0;

in<=0;

re<=0;

#10

in<=l;

#20

in<=0;

#10

e<=l;

#20

in<=l;

#30

in<=0;

#50

re<=l;

#20

re<=0;

end

alwaysbegin

#10

c<=~c;

end

endmodule

计数器电路模块图

!i•I'',.•.I・•--••i<-

■♦••x/►►CO<«E>l«nv«・•♦、，

，18lEgtw

<\ze

*Fr*X1BMa(*r

<rr«x«>，uw

S!

9tr

■E»MnectDnlat

•SlaulatlM

•,H«n

・MlSUulW

*>U

♦■电♦

<9vmte<lc5«tflr«a

口»・“二，r»，・。

M:OO:llllr»teS]bfaul”«V1

QtltatrwiS<，，g

••0»<nIBX4W«

计数器仿真信号图

n<«BE。，

*FrO«<，B«Mue

•门•*，SMtinp

/0X

VLangiaHT«a»Ui«>

9»C«ul««

•IFlM«W，ar

46«3・BiMtX.

•Sta^att4n5«ttir«B

•"tUuieUai

•tn.tmlyaia

•*erm“ab0n，MCvtlfn

•SjmtMK

・hvHhnl，

.iSvBthMli

BTclC«a»«lelita«ra<4l<«

021，l“IET

计数器

moduleCounter(

inputelk,reset,

outputreg[15:0]high=O,low=0

)；

always@(posedgeelk)begin

low=low+l;

if(reset==l)begin

low<=0;

end

elseif(low%16'hO100=8'h5e)begin

low=low+16,hO100-8'h5e;

end

end

endmodule

计数器仿真

moduleSim_Counter(

)；

regc,re;

wire[15:0]low;

Countercount(c,re,high,low);

initialbegin

c<=0;

re<=0;

#100

re<=l;

#40

re<=0;

end

alwaysbegin

#1

c<=〜c;

end

cndmodulc

UaTie*1-

Hol，l“IET二.-,—

这里我学号是94,每94（16进制）高位进一位。

移位寄存器仿真，其中设置串行输入使能端和移位使能端，当移位使能端有效时每一个

时钟上沿对存储的数据进行移位操作，当串行输入时仅读入输入的最低位同时存储数组的下

标循环递增，。

移位寄存器电路结构

•pcvM_1-〈I4Hw«_ME«ctJF-1©M3

t*i«U,PIOTIMI*LI4"««匕••1•)»

VUB^WIITSB

9wC«MlM

"tr

喜(》P・BlMbI.

“m>•**♦

♦c*Mty・BlMAHM，

•••••1•••••

•SoM^aU.J・・.

4UB

移位寄存器

moduleRegister(

on,elk,reset,shl,write,din,dout,serial

)；

inputcn,elk,reset,shl,write,serial;

input[7:0]din;

outputreg[7:0]dout=8,hOO;

regtemp;

regindex=0;

always@(posedgeelk)begin

if(reset==rbl)begin

dout<=8,hOO;

indcx=D;

end

elsebegin

if(en&&write&&serial==0)begin

dout<=din;

end

if(en&&write&&serial==l)begin

dout[index]<=din[0];

index=(index+1)%8;

end

if(en&&shl)begin

temp=dout[0];

dout[0]=dout[1];

dout[l]=dout[2];

dout[2]=dout[3];

dout[3]=dout[4];

dout[4]=dout[5];

dout[5]=dout[6];

dout[6]=dout[7];

dout[7]=tcmp;

end

end

end

endmodule

移位寄存器仿真

moduleSimRegister(