处理器构件课件

处理器构件一、基础知识

流水线的基础指令流水线的设计数据流水线的设计二、高性能的设计技术超标量设计技术超流水线设计技术后RISC、多媒体和超长指令字技术三、处理器的发展未来的处理器芯片将可能是：更高密度；更大微芯片；更高的时钟速率；更高的lLP开发；更低的CPI；更大的功耗；更复杂的软件支持。1.硬件发展趋向和物理极限

1994年半导体工业协会(SIA)已预测：在2010年将生产出有8亿晶体管的CPU芯片，该芯片会有数千个引脚，1000位总线，超过2GHz的时钟速率以及功耗将高达180瓦。微处理器性能在10年内将增加50倍。主要限制：在体系结构和编译器方面若没有大的突破，要开发更高的ILP是相当困难的。另一个限制是巨型CPU芯片所释放的过分热量，冷却和封装将是实际问题。物理障碍在未来的几年中有待跨越。

2.未来的工作负载和挑战

处理器体系结构的发展受所期望的应用工作负载的驱动。在以后的20年中，无论是对通用还是对专用处理器来讲它们的工作负载将会有很大变化。用户接口将消耗多媒体微处理器中更多功率。在实时和嵌入式应用中的多媒体工作负载将会继续增长。四、未来微处理器的体系结构下面提供一些正在开发先进体系结构的美国的主要研究小组。目的：追踪他们未来的成果。(1)多路超标量处理器YalePatt领导的密西根大学的研究小组研究了后RISC的特性，如下图；针对当今的超标量处理器大都是3或4发射的设计，已弄清指令供应、数据存储器供应以及1个可实现的执行核心是妨碍目前超标量提升到16路或32路设计的关键问题；提议采用无序取指、多种混合的转移预测器以及路径高速缓存以改善指令供应；提议使用巨大的片内高速缓存和对数据值的猜测以增强数据供应；提倡使用大型的无序发射指令窗口(2000条指令)；功能部件的群集堆以及对就绪指令的层次调度；提议欲保持与目前单处理器芯片的软件兼容性。(2)超级猜测处理器JohnShen领导的卡内基—梅隆大学小组提出；侧重于在所有层次上使用大规模猜测以达到改善性能目的。他们提出了一个超流(Superflow)微体系结构，取指宽度32，重排序缓冲器128以及供各种存储器构造使用的128项存储队列；他们使用的是弱相关模型，从而对于某些基准程序可达到每周期处理多至19条指令(IPC)的超级猜测性能，而对于SPEC95的整数基准程序组可获得的调和均值性能为9IPC。这种模型的使用不需要重新编译或对ISA进行改变。他们的研究成果在许多方面是对密西根的多路超标量体系结构的补充。(3)同时执行的多线程处理器：由SusanEggerst领导的华盛顿大学的研究小组提出的；同时执行多线程(SMT)代表多现场单处理器。SMT方法远离了那些单线程的单处理器体系结构。SMT处理器在由多道程序工作负载产生的多线程间共享一条激进流水线。该方法的成功与否主要取决于线程级的高ILP的可用性。到目前为止，只有模拟的实验结果证明该方法可获得某种性能增益。(4)路径(多标量)处理器由威士康星大学的Smith和VaJaeyam提出的。其构思是使用由多个片内处理器核心组成的路径处理器，各个核心同时执行代码的一个不同路径。除了一个核心以外，其他核心都使用转移预测选择路径并猜测地执行这些路径。威士康星小组认为未来的多标量处理器将主要依赖于复制、层次化和预测方法以动态地增加一般顺序程序的执行速度。(5)向量IRAM处理器IRAM-Intelligentrandomaccessmemory。这是DavidPattersonl领导的加州大学伯克莱分校的一个研究项目。针对存储器性能瓶颈开展。探索DRAM技术可将可扩展多处理器嵌入到片内的大型存储器阵列中。巨大片内存储器容量和高带宽应使成本有效的向量处理机比传统的体系结构获得高得多的性能。他们相信未来的工作负载将会含有更多可向量化成分。(6)单片多处理器斯坦福大学开发单片多处理器(CMP)的研究项目；它在单芯片上实现4到16个快速处理器。每个处理器与一个小型的1级高速缓存紧密耦合，而所有处理器又共享一个大型的2级高速缓存。这些处理器可合作处理一个并行作业或是各自运行独立任务。要使CMP要求编译器必须显式地使代码并行化。CMP体系结构与老的ISA不兼容，虽然它们可以缓慢或低效地运行在小规模处理器上。斯坦福研究人员期待线程和进程并行性在未来将会广为流传。(7)原始(可构造)处理器MIT计算机科学实验室的研究项目提出了远离传统的体系结构。它的基本思想是在单芯片上用几百个，每个带有某些可