数字电路电子时钟设计

数字电路电子时钟设计姓名学号专业指导教师成绩日期数字电路电子时钟设计摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。本设计通过简单的芯片实现数字电子钟。要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲，用74LS160（十进制计数器）、74LS48（七段显示译码管的驱动）等连接成的60和24进制的计数器，再通过数码管显示，构成简单数字时钟。其中还包括校时功能。此数字钟电路由振荡器、分频器、校时电路、显示译码电路组成。本实验采用Multisim软件进行仿真，仿真结果显示此电路能完成上述要求，可实现上述一系列功能。关键词：数字时钟、计数器、555定时器、校时功能、仿真测试引言20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力的推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。数字中作为人们日常生活中必不可少的物品，广泛用于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便，由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜，使用也方便，但鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，因此进行数字钟的设计是必要的，研究数字钟及扩大其应用，有着非常现实的意义。本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种用数字显示秒、分、时的记时装置。数字电子钟由于采用了石英技术，走时精度高、稳定性好，不需要经常调校，使用携带方便，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命。因而能得到广泛的应用，小到人们的日常生活中的电子手表、电子闹钟、大到车站、码头、机场等公共场所的大型数字显示电子钟。本设计通过简单的芯片实现数字电子钟。要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲，用74LS160（十进制计数器）、74LS48（七段显示译码管的驱动）等连接成的60和24进制的计数器，再通过数码管显示，构成简单数字时钟。2方案认证芯片方案一采用CMOS。CMOS电路是电压控制器件，是一种低功耗器件。虽功耗低，但是当电流过大时，会烧毁芯片，并且COMS电路的速度慢，传输延迟时间长(25-50ns)。方案二采用TTL电路。TTL电路是电流控制器件，TTL电路的速度快，传输延迟时间短(5-10ns)，能到达很好的精度。通过以上两种方案的比较，故选方案二。秒脉冲方案一采用1kHz经过分频后产生的秒脉冲。可以利用石英晶体产生32768Hz的频率，然后经过CD4060的十四分频，再用74LS74二分频就可以产生1Hz的脉冲。方案二直接采用555震荡器产生的1Hz秒脉冲。由于1kHZ频率相对较大，所以导致所需的电阻阻值很小，而且整体电路过于复杂，不易于实现。故选方案二。脉冲产生器方案一采用石英晶体振荡器。石英晶体振荡器具有体积小、重量轻、可靠性高、频率稳定度高等优点。其具有极高的频率稳定，主要用在要求频率十分稳定的振荡电路中作谐振元件，但成本相对较高。方案二采用NE555多谐振荡器。NE555多谐振荡器只需简单的电阻器、电容器，即可完成特定的振荡延时作用。其延时范围极，可由几微秒至几小时之久。其操作电源范围广，可与TTL，CMOS等逻辑电路配合，它的计时精确度高、温度稳定度佳，且成本较低。方案三采用单片机作为计时器。51单片机功能比较广，功耗大，用来做数字时钟浪费。综上所述分析，故选方案二。显示模块方案一采用LED显示。LED数码管显示速度快，亮度高，显示清晰，控制也较为简单。方案二采用低功耗LED显示。虽然液晶有较低功耗且能够较清晰的较多位数的数字和所有的字母，但是不太经济和不好控制。为了较好地控制和使用，选择方案一。3系统设计系统整体框图数字时钟是由555定时器、计数器、译码器、数码管组成。其中的555定时器组成标准信号发生器，直接决定计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采用60进制的“秒计数器”，每累计60秒就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。也采用60进制的计数器，每累计60分，就发出一个“时脉冲”信号，该信号将被送到“时计数器”。时计数器采用24进制计数器，可实现对一天的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段显示器显示出来。整个计数器电路由秒计数器、分计数器和时计数器组成。秒脉冲信号经过6级计数器，分别得到秒个位、秒十位、分个位、分十位，以及时个位、时十位的计时。显示6位的“时”、“分”、“秒”需要6个计数器。其中，秒和分计数器都是60进制，时计数器为二十四进制，都选用74LS160来实现。实现的方法采用反馈清零法。系统整体框图如图3-1所示。该系统能实现以下功能：由555芯片产生1HZ标准秒信号。两个74LS160来实现六十进制秒、分计数器。两个74LS160来实现二十进制时计数器。由74ls48驱动数码管进行时钟的显示。具有按钮调节时和分的功能。图3-1系统整体框图图3-1系统整体框图单元电路设计秒脉冲电路555

定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555定时器的内部电路框图和外引脚排列图分别如图2.9.1和图2.9.2所示。它内部包括两个电压比较器，三个等值串联电阻，一个RS触发器，一个放电管T及功率输出级。它提供两个基准电压VI1和VI2。芯片引脚图如图3-2所示。555定时器的功能主要由两个比较器决定。两个比较器的输出电压控制RS触发器和放电管的状态。在电源与地之间加上电压，当5脚悬空时，则电压比较器C1的同相输入端的电压为VI2，C2的反相输入端的电压为VI1。若触发输入端TR的电压小于VI1，则比较器C2的输出为0，可使RS触发器置1，使输出端OUT=1。如果阈值输入端TH的电压大于VI2，同时TR端的电压大于VI1，则C1的输出为0，C2的输出为1，可将RS触发器置0，使输出为0电平。图3-2555定时器芯片引脚图.图3-2555定时器芯片引脚图555定时器各个引脚功能如下：1脚：外接电源负端VSS或接地，一般情况下接地。2脚：低触发端。3脚：输出端Vo。4脚：是直接清零端。当此端接低电平，则时基电路不工作，此时不论TR、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。5脚：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。6脚：TH高触发端。7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。8脚：外接电源VCC，双极型时基电路VCC的范围是4.5~16V，CMOS型时基电路VCC的范围为3~18V。一般用5V。本设计脉冲电路用555定时器串接合适大小的电容、电阻来产生秒脉冲，其计算公式如下所示：T≈0.7*（R2+2R3)*C2F=1/T≈1.44/(R2+2R3)*C2计算得C2=10uf，R2=48kΩ，R1=48kΩ。其在电路中具体接法如下图3-3所示。图3-3秒脉冲单元电路图3-3秒脉冲单元电路译码电路图3-474ls48引脚图74ls48为有内部上拉电阻的BCD－七段译码器/驱动器，其引脚图如图3-4所示。输出端（Ya－Yg）为高电平有效，可驱动灯缓冲器或共阴极VLED。当要求输出0-15时，消隐输入（BI）应为高电平或开路，对于输出为0时还要求脉冲消隐输入（RBI）为高电平或者开路。当BI为低电平时，不管其它输入端状态如何，Ya－Yg均为低电平。当RBI和地址端（A0－A3）均为低电平，并且灯测试输入端（LT）为高电平时，Ya－Yg为低电平，脉冲消隐输出（RBO）也变为低电平。当BI为高电平或开路时，LT为低电平可使Ya－Yg均为高电平。图3-474ls48引脚图74ls48引出端符号和功能：A0－A3译码地址输入端BI/RBO消隐输入（低电平有效）/脉冲消隐输出（低电平有效）LT灯测试输入端（低电平有效）RBI脉冲消隐输入端（低电平有效）Ya－Yg段输出74ls48译码输出样式：图3-5译码器驱动电路图3-5译码器驱动电路秒计数器电路74ls160是同步可预置十进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。其芯片引脚图如图3-6、内部结构图如图3-7所示。74ls160工作特点：图3-674ls160芯片引脚图图3-674ls160芯片引脚图用于n位级联的进位输出同步可编程序有置数控制线二极管箝位输入直接清零同步计数图3-774ls160内部结构图图3-774ls160内部结构图这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。该芯片工作方式可参照表3-1所示。表3-174ls160工作方式表表3-174ls160工作方式表H=高电平、L=低电平、X=不定（高或低电平）、↑=由“低”→“高”电平的跃变。该电路由两片74ls160连接成的60进制秒计数器。其具体在电路中的接法如图3-8所示。秒单元低位是十进制计数器，它的clk端接的是秒脉冲产生电路。高位接成六进制计数器，它的脉冲信号是秒单元低位的进位信号。当高位计数为0110，即计数到6的时候在下个时钟信号到来时通过清零端把秒单元两片74ls160计数清零，这样就形成了60进制秒计数器。分计数器电路这是由两片74ls160连接成的60进制分计数器。分单元低位是十进制计数器，它的信号端接的是秒单元的进位信号。高位接成六进制计数器，它的脉冲信号是分单元低位的进位信号。当高位计数为0110，即计数到6的时候在下个时钟信号到来时通过清零端把分单元两片74ls160计数清零，这样就形成了60进制分计数器。其具体在电路中的接法如图3-9所示。时计数器电路24进制时计数器也是采用两片74ls160连接而成的。其低位也是十进制计数器，信号端接的是分单元的进位信号。高位的脉冲信号是时单元低位的进位信号。当高位计数为0010，低位为0100时，即时计数器计数到24的时候在下个时钟信号到来时通过清零端把时单元两片74ls160计数清零，这样就形成了24进制时计数器。其具体在电路中的接法如图3-10所示。分计数电路时计数电路校准电路本次设计通过按键来对数字时钟进行校正，按键的一端接地，另一端分别接分单元和时单元低位的信号端，通过按键产生的脉冲来分别对时、分单元进行校正。由于开关存在抖动现象，所以在开关两端连接103电容来消除抖动，使校准电路更加稳定。接法如图3-11所示。4安装和调试当完成数字时钟焊接后，通电发现数码管b端不亮，经检查发现b端与g端线路连接错误，改正以后又发现其中分的高位数码管亮，但不变化不会计数，所以又NE555的输出端增加一个LED灯，以检测是否有信号输出。时钟能够正常工作后，发现自己设计的校时电路不起作用。最初设计是通过插针直接把秒单元的脉冲信号接到分和时单元的进位信号上，从而进行校时。不过按照该设计进行连接，当校时的时候却造成了整个电路的计时混乱。最后在电路板上加上了一个开关，开关一端接地线，当需要进行校时时，把开关的另一端插到分单元或时单元的低位信号端引出的插针上即可进行校时。不过按下开关时不可避免的会造成抖动，引起数码管计数的跳动，所以又在开关两端接上了一个103瓷片电容来消除抖动影响。通过几天的研究，做出来的数字时钟整体效果很好，计数正常，校时也很稳定。5结论这次课程设计是对以前所学数电知识的一次应用和练习，从中不仅强化了我对教材中知识的理解和掌握。而且也拓展了我在数字电子技术方面的知识，和对自己所学专业的认识。课程设计更是一个把所学知识应用于实践的过程，它对我动手能力的提高不言而喻。同时我从这次课设中知道：知识不仅仅是写在书本上的文字和死板的理论，它更是指导我们实践的工具。用一些比较简单的逻辑器件，经过一定的理论知识分析，将它们组合在一起就构成了我们生活中普遍应用的电子时钟。完成课程设计的任务以后，看到自己的成果感到很有成就感，从而加强了自己对本课程的兴趣，更加有利于对本课程方面知识的进一步拓展性学习。理论要联系实践，当然实践也离不开理论，由于对课本的内容还不是很熟悉，所以在做这个课程设计前，我先把课本的重