微机原理与接口技术-05总线及其形成

第5章总线及其形成

1.总线定义及分类2.几种常用芯片3.8086的引脚功能及时序4.系统总线的形成5.8088与8086的差异一、总线定义总线是一组公用导线，是计算机系统的重要组成部分。它是计算机系统中模块（或子系统）之间传输数据、地址和控制信息的公共通道。通过总线，可以实现各部件之间的数据和命令的传输。5.1总线定义及分类

在目前的微机系统中，均采用标准化总线结构。采用标准总线具有下列优点：简化系统结构简化软、硬件设计易于系统扩展便于系统更新便于调试和维修5.1总线定义及分类

二、总线的分类

总线的分类方法很多，按功能层次可以把总线分成下列四类:片内总线、元件级总线、系统总线、通信总线。2、元件级总线连接同一个插板内各个元件的总线。1、片内总线指连接集成电路芯片内部各功能单元的信息通路。5.1总线定义及分类

3、系统总线也称为板级总线，指连接微处理器、主存储器和I/O接口等系统部件的信息通路，也是连接各个插件板的通路。4、通信总线又称为I/O总线或外总线，指连接微型计算机主机与I/O设备、仪器仪表，甚至其他微型计算机的总线。5.1总线定义及分类

本章涉及到的总线及其形成，主要针对系统总线。在微型计算机系统中，系统总线主要有STD、PC/XT、ISA/EISA、MCA、PCI等。

在系统总线形成中，经常要使用芯片：三态门双向三态门带有三态门输出的锁存器一、三态门典型芯片74LS244

三态门的输出Y由G控制

5.2几种常用芯片

G=0时Y1=A1oA1Y1GY1=A1A1Y1GG=1时74LS244逻辑及引脚

74LS244功能

在实际应用中可作为地址总线或控制总线的驱动芯片，也可用为输入端口的接口芯片。5.2几种常用芯片

高阻二、双向三态门典型芯片74LS245

G＝1时，A组和B组均为三态G＝0时，DIR控制数据方向5.2几种常用芯片

G=0DIR=110oA0B0DIRooG0G=DIR=0DIR1oA0B0o0oG74LS245逻辑及引脚

在实际应用中可作为数据总线双向驱动器、地址总线或控制总线单向驱动以及输入端口的接口芯片。5.2几种常用芯片

74LS245功能

方

向DIRE00011XABA、B边均为高阻AB三、带有三态门输出的锁存器典型芯片74LS373时序关系：5.2几种常用芯片

D触发器DQOEGoo1D1QGOE1DG1QOE=074LS373逻辑及引脚

74LS373功能

在实际应用中可作为地址总线或控制总线单向驱动锁存以及输出端口的接口芯片。5.2几种常用芯片

0~GOE01011X为高阻DiQi0011X00X保持(i=7)

构成微型计算机系统的核心硬件是微处理器。由CPU引脚信号构成系统总线，如图所示5.38086的引脚功能与时序

5.38086的引脚功能与时序

CPUIntel8086或Intel8088地址锁存器数据收发器（双向驱动器）控制总线驱动器分时复用引脚控制信号地址总线数据总线控制总线12345678910111213141516171819202122232425262728293031323334353637383940GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDINTEL8086CPUVccAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GTO)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET8086引脚说明最大方式最小方式8086引脚信号

最小方式：适合用于由单处理器组成的小系统。在这种方式中，8086CPU引脚直接产生存储器或I/O读写的所有控制信号。

工作方式控制线。1（接+5V）工作于最小方式0（接地）工作于最大方式MN/MX=1、MN/MX（输入）一、最小方式下引脚功能及时序5.38086的引脚功能与时序

最大方式：适合用于实现多处理器系统，在这种方式中，8086CPU不直接提供存储器或I/O读写的所有控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应的控制信号。5.38086的引脚功能与时序

时钟信号输入端2、CLK（输入）

一个CLK周期称为一个时钟周期，它是CPU的最小工作节拍。CPU执行一条指令的时间称为指令周期。T1T2T3T4基本总线周期8086CPU对外部存储器或I/O接口进行一次访问所需要的时间称为一个总线周期。一个基本的总线周期包括4个时钟周期。系统复位信号3、RESET（输入）系统复位:至少保持4个时钟周期的高电平；RESET信号有效时，CPU清除IP、DS、ES、SS、PSW、指令队列；置CS为0FFFFH。5.38086的引脚功能与时序

计算机系统复位后的启动物理地址为：0FFFF0H在总线周期的T1状态输出地址信号；分时复用的地址/数据总线(1)AD15~AD0（输入/输出，三态）在T2～T4状态输出或输入数据。4、地址/数据总线5.38086的引脚功能与时序

分时复用的地址/状态信号线(2)A19/S6~A16/S3（输出，三态）在T1状态输出地址信号；在T2～T4状态输出状态信息。高电平表示地址线的地址信息有效。利用它的下降沿把地址信号和BHE信号锁存在地址锁存器（例如74LS373）中。5.38086的引脚功能与时序

5、ALE（输出）地址锁存允许信号A19~A16A19/S6~A16/S3A15~A8BHE/S7A7~A08086MN/MX+5VALEAD15~AD8AD7~AD0BHE系统地址总线D4Q4D3Q3D0Q0GOED0Q0D7Q7GOE……D0Q0D7Q7GOE……74LS37374LS37374LS373微处理器级总线●●●●地址总线形成~~5.38086的引脚功能与时序

低电平：表示接收或发送的数据有效；高电平：表示数据无效；在数据总线形成中，DEN用作为数据双向收发器74LS245的输出允许控制信号6、DEN（输出，三态）数据允许信号5.38086的引脚功能与时序

低电平：表示CPU接收数据（读操作）高电平：表示CPU发送数据（写操作）在数据总线形成中，用于控制双向缓冲器74LS245的传送方向。7、DT/R（输出，三态）数据收/发信号

数据总线是双向的；DT/R

控制数据传输方向；DEN控制数据有效时间。D15~D8DT/RD7~D08086MN/MX+5VDENAD15~AD8AD7~AD0系统数据总线74LS24574LS245微处理器级总线A0B0A7B7EDIR……A0B0A7B7EDIR……●●数据总线形成5.38086的引脚功能与时序

低电平：表示CPU正在执行向存储器或I/O端口进行输出操作；T2～T4状态有效。8、WR（输出，三态）写信号5.38086的引脚功能与时序

低电平：表示CPU正在从存储器或I/O端口寄存器读取数据；

T2～T4状态有效。9、RD（输出，三态）读信号高电平：CPU访问存贮器低电平：CPU访问I/O端口在Intel8088中，该引脚定义为IO/M，极性与8086的M/IO反相。5.38086的引脚功能与时序

10、M/IO（输出，三态）存储器与I/O端口区分信号5.38086的引脚功能与时序

读总线周期5.38086的引脚功能与时序

写总线周期高电平：表示存储器或I/O端口准备就绪；低电平：表示存储器或I/O端口未准备好；11、READY（输入）准备好信号CPU在T3状态检测READY信号，如果READY为低电平，则插入等待状态Tw，同时再次检测READY信号，直到READY为高电平，则进入T4状态，完成本次总线周期。5.38086的引脚功能与时序

高电平：CPU继续处于等待状态；低电平：CPU执行下一条指令。12、TEST（输入）测试信号当CPU执行WAIT指令的操作时，每隔5个时钟周期对TEST输入端进行一次测试：5.38086的引脚功能与时序

13、BHE/S7（输出，三态）分时复用的地址/状态信号线BHE有效时表示使用高8位数据线AD15~AD8；否则只使用低8位数据线AD7~AD0

。5.38086的引脚功能与时序

CPU有两类硬件中断：非可屏蔽中断:NMI（Non-MaskableInterrupt可屏蔽中断:INTR条件：NMI出现上升沿动作：CPU在执行完现行指令后，立即进入中断服务子程序。注意：CPU中断响应不受标志寄存器中断允许标志位IF状态的影响。14、NMI（输入）非可屏蔽中断请求输入信号CPU有两类硬件中断：非可屏蔽中断:NMI（Non-MaskableInterrupt可屏蔽中断:INTR5.38086的引脚功能与时序

可屏蔽中断请求输入信号15、INTR（输入）条件：INTR高电平IF＝1动作：CPU发出中断响应信号；从外设读取中断类型号；进入中断服务子程序。注意：CPU对可屏蔽中断的响应受中断允许标志位IF状态的影响。

5.38086的引脚功能与时序

在相邻的两个总线周期中输出两个负脉冲16、INTA（输出）中断响应信号AD7~AD0T1T2T3T4T1T1T1T1T2T3T4空闲状态ALEINTA中断类型号通知外设，其中断请求被接收由外设向CPU提供中断类型号5.38086的引脚功能与时序

CPU总线使用权可以由外设控制,有总线申请信号和总线授予信号17、HOLD（输入）总线申请信号5.38086的引脚功能与时序

18、HLDA（输出）总线授予信号高电平有效；CPU让出总线控制权，使CPU所有具有三态的引脚处于高阻状态；HLDA信号与HOLD信号配合使用。HOLDAcknowledge5.38086的引脚功能与时序

总线请求响应过程：外部设备向CPU发出总线使用请求（HOLD高电平）；CPU让出总线控制权，给出HLDA信号；外部设备撤消HLOD信号，CPU恢复对总线的控制权。5.38086的引脚功能与时序

T1T4或CLKHOLDHLDA≈≈≈总线请求和总线授予时序5.38086的引脚功能与时序

当MN/MX引脚接地时，8086CPU工作于最大方式。

为了满足多处理器系统的需要，又不增加引脚个数，8086CPU工作在最大方式时，有24～31控制引脚与最小方式时功能不同，而其他引脚与最小方式时功能是相同的。二、最大方式下引脚功能及时序5.38086的引脚功能与时序

CPU通过24～31控制引脚输出操作状态信息，这些控制引脚各自有独立的意义，外部通过8288总线控制器译码方法来产生更多具体的控制信号。这些控制引脚的功能定义如下：5.38086的引脚功能与时序1、QS1

、QS0（输出）指令队列状态输出线。它们用来提供8086内部指令队列的状态。QS1QS0指令队列状态00无操作，队列中指令未被取出01从队列中取出当前指令的第一字节10队列空11从队列中取出指令的后续字节5.38086的引脚功能与时序

2、S2、S1、S0（输出，三态）状态信号输出线，这3位状态的组合表示CPU当前总线周期的操作类型。8288总线控制器接收这3位状态信息，产生访问存储器和I/O端口的控制信号和对74LS373、74LS245的控制信号。下表给出了这3个状态信号的编码及由8288产生的对应信号。5.38086的引脚功能与时序

S2、S1、S0组合规定的状态IORC读I/O端口001IOWC、AIOWC写I/O端口010无暂停011MRDC取指令100无保留111MWTC、AMWC写存储器110MRDC读存储器101INTA中断响应0008288产生的信号操作状态S1S2S03、LOCK（输出，三态）

总线锁定信号，低电平有效。CPU输出此信号表示不允许总线上的主控设备占用总线。该信号由指令前缀LOCK使其有效，并维持到下一条指令执行完毕为止。

此外，CPU的INTR引脚上的中断请求也会使LOCK引脚从第一个INTA脉冲开始直至第二个INTA脉冲结束保持低电平。这样就保证在中断响应周期之后，其他主控设备才能占用总线。5.38086的引脚功能与时序

这两条引脚都是双向的，低电平有效，用于输入总线请求信号和输出总线授权信号。RQ/GT0优先级高于RQ/GT1，这两根引脚主要用于不同处理器之间连接控制用。8086最大方式时总线请求和总线授予时序如下图所示。4、RQ/GT1和RQ/GT0(输入/输出)5.38086的引脚功能与时序

8086最大方式时总线请求和总线授予时序CLKT4或T1RQ/