《电工与电子技术》 课件 贾贵玺 第13、14章 组合逻辑电路、时序逻辑电路

第13章组合逻辑电路13.1组合电路的分析和设计13.2加法器12.3编码器12.4译码器组合逻辑电路

组合逻辑电路是由门电路按一定的逻辑功能组合成的电路，其输出状态只与当前的输入状态有关，而与电路原来所处的状态无关。从电路结构上看，电路中无记忆元件，输入与输出之间无反馈。

本章通过实例学习组合逻辑电路的分析和设计方法，介绍常用中、小规模组合逻辑集成电路的逻辑功能及其使用方法。&&&&第13章|组合逻辑电路13.1组合逻辑电路的分析与设计13.1.1组合逻辑电路的分析组合逻辑电路的分析，就是对给定的逻辑电路，分析确定其逻辑功能；或者检查电路设计是否合理，验证其逻辑功能是否正确。逻辑电路图逻辑表达式化简真值表分析功能图13-1

组合电路的分析步骤

1.一般步骤（1）由已知的逻辑图，逐级写出逻辑函数表达式；（2）对逻辑函数表达式进行化简；（3）根据逻辑表达式列出真值表（功能表）；（4）根据真值表分析电路的逻辑功能。分析步骤见图13-1所示。第13章|

组合逻辑电路13.1组合逻辑电路的分析与设计【例13-1】分析图13–2所示电路的逻辑功能。&&&&图13-2

例13-1逻辑图解：（1）由逻辑图写出逻辑函数表达式（2）逻辑化简反演律反演律吸收律（3）真值表ABF000110110111（4）分析功能

（或运算）或门表13-1

例13-1真值表第13章|

组合逻辑电路13.1组合逻辑电路的分析与设计【例13–2】分析图13-3所示电路的逻辑功能。解：（1）由逻辑图写出逻辑函数表达式（2）逻辑化简反演律（3）真值表（见表13-2所示）。（4）分析功能

三个输入ABC

中，只要有两个或两个以上为1，则输出F为1。可作为三人表决电路。即输入同意为1，反对为0；输出通过为1，未通过为0，多数同意即通过。图13-3

例13-2逻辑图&&&&表13-2

例13-2真值表第13章|

组合逻辑电路13.1组合逻辑电路的分析与设计13.1.2组合逻辑电路的设计组合逻辑电路的设计，就是根据给定的逻辑要求，画出能够实现逻辑功能的最简单的逻辑电路。组合电路的设计过程与分析过程相反。

1.一般步骤（1）根据给定的逻辑功能要求列出真值表；（2）根据真值表写出输出逻辑函数的与或表达式；（3）对逻辑表达式进行化简或根据电路设计要求进行变换；（4）根据化简或变换后的逻辑表达式画出逻辑电路图。设计步骤见图13-4所示。功能要求真值表逻辑表达式化简或变换逻辑电路图图13-4组合电路的设计步骤第13章|

组合逻辑电路13.1组合逻辑电路的分析与设计【例13-3】试用与非门设计一个逻辑电路，A、B为输入变量，F为输出变量，当输入变量中1的个数为奇数时，F为1，否则F为0。解：（1）根据逻辑要求写出真值表

见表13-3所示。表13-3

例13-3真值表（2）根据真值表写出逻辑式

（3）变换为与非-与非式

（4）画出逻辑电路见图13-5所示，完全用与非门实现，需要5个与非门，其中2个与非门的输入端接在一起，相当于非门。

图13-5

例13-3逻辑图&&&&&该电路称做二位奇数校验器。就其逻辑功能来讲，当A、B状态相同时，输出F为0；当A、B状态相异时，输出F为1。这种逻辑关系称做异或逻辑，其表达式为第13章|

组合逻辑电路13.1组合逻辑电路的分析与设计集成门电路的应用图13-6为两种常用集成门电路的引脚图和内部结构，其中：74LS04为六非门，即内部有六个非门。如果要求用与门和与非门实现例13-3中逻辑电路，即可用一片74LS04和一片74LS00实现，选用74LS04中任意两个非门、74LS00中任意两个三个与非门，如图13-6接线图所示。也可以用异或门实现，即可用一片74LS136（四异或门）实现。

图13-6

集成门电路74LS04和74LS00214313146571112910874LS041111112143131465711129108&74LS00&&&ABF74LS00为四-2输入与非门，即内部有四个2输入与非门。第13章|

组合逻辑电路13.2加法器算术运算电路是计算机中不可缺少的单元电路，最常用的是加法器。图13-7所示为两个两位二进制数相加，其中：A1A0和B1B0

：加数S1S0：本位和

C1C0

：进位低位数相加，即A0+

B0

，没有来自更低位的进位，输出为本位和（S0）和本位的进位（C0

），称为“半加”。实现半加功能的电路称为半加器。高位数相加，即A1+

B1

，要考虑来自低位的进位（C0），输出为本位和（S0）和本位的进位（C1），称为“全加”。实现全加功能的电路称为全加器。C0A1

A0+

B1

B0C1

S1S0、

图13-7

半加和全加半加全加第13章|

组合逻辑电路13.2加法器13.2.1半加器由于不考虑低位进位，所以半加器是一个两输入、两输出的组合逻辑电路，根据二进制数相加的运算规则，可得半加器的功能表，如表13–4所示。其中A、B为加数，S为本位和，C为进位。表13-4

半加器功能表根据真值表，写出半加器的逻辑表达式根据逻辑表达式画出逻辑图，半加器可由一个异或门和一个与门来实现，其逻辑电路图和逻辑符号如图13-8所示。=1&ABSC∑COSCAB

图13-8

半加器a）逻辑电路图b）逻辑符号a）b）第13章|

组合逻辑电路13.2加法器13.2.2全加器由于考虑低位进位，所以全加器是一个三输入、两输出的组合逻辑电路，根据二进制数相加的运算规则，可得全加器的功能表如表13-5所示。其中An、Bn

为加数、

Cn-1为低位进位，Sn

为本位和，Cn为本位进位。根据功能表，写出全加器的逻辑表达式表13-5

全加器功能表根据逻辑式画出逻辑图，全加器可由两个半加器和一个或门组成，其逻辑电路和逻辑符号如图13–9所示。∑COSnCn-1∑COAnBn≥1Cn∑COSnCnAnBnCn-1CI

图13-9

全加器a）逻辑电路图b）逻辑符号a）b）第13章|

组合逻辑电路13.2加法器【例13-4】用四个一位全加器组成四位全加器。

解：四个一位全加器连接为四位全加器，低位的输出进位端（CO）接高位的输入进位端（CI），最低位的输入进位端接地，如图13-10所示。

A3

A2

A1

A0

+B3

B2

B1

B0

=C3

S3

S2

S1

S0设：A3

A2

A1

A0=1010、B3

B2

B1

B0=0110

1010+0110

1

0000、、、即：S3

S2

S1

S0=0000

C3=1输出：C3

S3

S2

S1

S0=10000∑COS1A1B1C0CI∑COS3C3A3B3C2CI∑COS2A2B2C1CI∑COS0A0B0

CI

图13-10

四位全加器第13章|

组合逻辑电路13.3编码器用数字、文字或符号表示某一特定对象的过程称为编码，如身份证号码、邮政编码等。

为便于计算机处理，需要将特定的对象转换为二进制代码（0

或1），能够实现编码的电路称为编码器。13.3.1二进制编码器

图13-11为二进制编码器的框图，输入为2n

个信号，输出为n

位二进制数。

如n

=2，输入为I0~I3

四路信号，输出用两位二进制数表示00~11四个状态，称为两位二进制编码器（4线–2线编码器）。如n

=3，输入为I0~I7

八路信号，输出用三位二进制数表示000~111八个状态，称为三位二进制编码器（8

线–3

线编码器）。如n

=4，输入为I0~I15

十六路信号，输出用四位二进制数表示0000~1111十六个状态，称为四位二进制编码器（16线–4线编码器）。1．二进制代码的位数二进制编码器•••••••n位二进制数n个信号

图13-11

二进制编码器第13章|

组合逻辑电路13.3编码器2．三位二进制编码器（8线-3线编码器）输入输出I0I1I2I3I4I5I6I7Y2Y1Y00000000111100000010110000001001010000100010000010000011001000000100100000000110000000000表13–6三位二进制编码器功能表（1）功能输入为I0~I7

八路（23）信号，输出用三位二进制数（n=3）表示000~111八个状态，称为三位二进制编码器。因有八路输入、三路输出，所以又称为8

线–3

线编码器，如图13-12所示。当

I0~I7

分别有效（1）时，输出依次为000~111，如：

（2）

功能表

8线-3线编码器的功能表表见表13-6所示，在同一时刻，I0~I7中只能有一个有效（为1），其他无效（为0）8线-3线编码器

图13-128线-3线编码器逻辑符号第13章|

组合逻辑电路13.3编码器（3）逻辑表达式根据编码表分别写出三个输出端的逻辑表达式，并转换为与非-与非式。（4）逻辑电路图根据逻辑表达式画出逻辑电路图，如图13-13所示。000000010000000001000110000000111

图13-138线-3线编码器逻辑图第13章|

组合逻辑电路13.3编码器13.3.2二-十进制编码器

1.位数

用二-十进制代码表示十进制数，称为二–十进制编码（BCD码）。二-十进制编码器是将十进制的10个数码0～9编成二进制代码的电路。输入为10路信号，输出为对应的四位二进制代码0000~1001。

二–十进制编码器是10输入、4

输出的组合电路，又称10线-4线编码器，逻辑符号见图13-14所示。

2.功能表二-十进制编码器的功能表见表13-7所示，从表中看出，输入S0~S9

为低电平有效（0有效），输出DCBA为0000~1001十进制数码输入输出S0S1S2S3S4S

5S6S

7S8S9DCBA00111111111000011011111111000121101111111001031110111111001141111011111010051111101111010161111110111011071111111011011181111111101100091111111110100110线-4线编码器0有效

图13-1410线-4线编码器逻辑符号表13–7二-十进制编码器功能表第13章|

组合逻辑电路13.3编码器3.逻辑表达式根据编码表分别写出四个输出端的逻辑表达式，并转换为与非-与非式。因为输入端0有效，同一时刻只有一路输入为0，

所以写逻辑表达式时，取输入为0的反变量。4.逻辑电路图图13-15为根据逻辑式画出的键控8421码编码器，10个按键分别S0~S1，按键闭合，Sn

接地（0）；按键松开，Sn接5V（1）。S：

标志端，如果无按键按下（未编码状态），DCBA=0000，S=0

有按键按下（编码状态）时，S=1图13–15键控8421（BCD）码编码器标志位1111111111S0~S9

全为1未编码状态0000S=00111111111S0~S9

不全为1编码状态0000S=1第13章|

组合逻辑电路13.3编码器13.3.3优先编码器当编码器同时存在多个输入信号有效时，能够按照规定的优先级别进行的逻辑电路称为优先编码器。

优先编码器允许几个信号同时输入，但电路只对其中优先级别最高的输入信号编码。

如图13-16所示的4线–2线优先编码器，输出I3~I0

高电平（1）有效，优先级别为即I3的优先级别最高、I2次之，I0最低。其功能表见表13-8所示。输入输出说明I0I1I2I3Y1Y0100000

I3I2I1=0，I0=1，Y1Y0=00×10001I3I2=0，I1=1，Y1Y0=01，I0

任意××1010I3=0，I2=1，Y1Y0=

10，I1

I0

任意×××111

I3=1，Y1Y0=

11，I2

I1

I0

任意例如，I3I2I1I0=1101，Y1Y0=11

I3I2I1I0

=0110，Y1Y0=10

I3I2I1I0

=0011，Y1Y0=01

I3I2I1I0=0001，Y1Y0=004线-2线优先编码器

图13-16

4线-2线优先编码器表13-84线–2线优先编码器功能表第13章|

组合逻辑电路13.4译码器译码是编码的逆过程，即将每一组二进制代码“翻译”成一个相应的输出信号。实现译码功能的逻辑电路称为译码器。

译码器按用途大致分为三类：一是二进制译码器，又称变量译码器，是用来表示输入变量状态的译码器；二是码制变换译码器，常见的是把BCD码转换成十进制数码的译码器，简称二–十进制译码器。三是显示译码器，是用来驱动数码管等显示器件的译码器。13.4.1二进制译码器与二进制编码器相反，二进制译码器的输入为n

位二进制数，输出为2n

个信号。图13-17所示译码器，输入为A、B两位二进制数，输出为四路信号，所以称为2线–4线译码器，相应的二进制译码器还有3线-8线译码器、4线–16线译码器。

1.根据逻辑图写出逻辑表达式1BA&&&&1

图13-17

2线-4线译码器第13章|

组合逻辑电路13.4译码器

2.根据逻辑表达式做出逻辑状态表从逻辑电路、逻辑表达式和状态表中可以看出，输出为低电平有效（0有效），图13-18为其逻辑符号，输出加o表示0有效。2线-4线译码器0有效

图13-18

2线-4线译码器逻辑符号表13-92线–4线译码器功能表

3.时序图

根据输入波形，画出输出波形，称为时序图。见图13-19所示。BtAttttt

图13-19

2线-4线译码器时序图00011011第13章|

组合逻辑电路13.4译码器

4.集成译码器74LS138（3线-8线译码器）

图13-203线-8线译码器74LS138引脚图214313146571112910874LS1381516输出0有效输出输入控制端图13-20为3线-8线译码器（74LS138），其中：表13–1074LS138（3线-8线译码器）功能表第13章|

组合逻辑电路13.4译码器集成译码器74LS138（3线-8线译码器）的扩展控制端的作用：用两片3线–8线译码器组成4线-16线译码器，称为扩展，见图13-21所示。

图13-21

74LS138的扩展1DCBA74LS138（2）74LS138（1）

四位输入二进制数DCBA，其中CBA

同时接（1）和（2），最高位D

分别接（1）和（2）的控制端；D=0时（1）工作、D=1时（2）工作，实现4线–16线译码。功能表见表13-11所示。表13–11两片74LS138实现4线-16线译码器功能表【例13-5】图13-21电路，如果DCBA分别为0011和1110时，说明芯片工作情况和输出信号的状态。解：DCBA

为0011时，芯片（1）工作，

DCBA

为1110时，芯片（2）工作，第13章|

组合逻辑电路13.4译码器13.4.2二–十进制译码器与二-十进制编码器相反，二-十进制译码器的输入为四位二进制数（0000~1001），输出为十路信号。所以又称为4线–10线译码器。图13-22所示为集成4线-10线译码器74LS42，表13-12是其功能表，其中：

图13-22

4线-10线译码器74LS42引脚图214313146571112910874LS421516输出0有效输出0有效输入表13–1274LS42（4线-10线译码器）功能表

图13-23

数码显示器件a）半导体数码管b）荧光数码管c）液晶数码管a）b）c）第13章|

组合逻辑电路13.4译码器13.4.3七段显示译码器功能：将BCD码（0000~1001）译成驱动7段数码管的显示代码，显示出相应的十进制数码。

常见的显示器件有半导体数码管、液晶数码管和荧光数码管等，见图13-23所示。1．半导体数码管半导体数码管显示器（LED），基本结构为7个发光二极管，又称为7段数码管，分别用a、b、c、d、e、f、g表示，选择不同的字段发光，可显示0～9十个数字，见图13-24所示。例如：设发光二极管加高电平发光加显示代码abcdefg=1111110，相应的字段发光，显示“0”加显示代码abcdefg=1011001，相应的字段发光，显示“5”加显示代码abcdefg=1111111，相应的字段发光，显示“8”abcdefg

图13-24

七段数码管发光二极管第13章|

组合逻辑电路13.4译码器2.发光二极管的两种接法发光二极管的正极又称为阳极，负极又称为阴极，见图13-25a所示。发光二极管有两种接法：（1）将所有阴极连接并接地，阳极接高电平（1）者发光，称为共阴极接法。如图13-25b所示（2）将所有阳极连接并电源，阴极接低电平（0）者发光，称为共阳极接法。如图13-25c所示【例13-6】如果共阴极和共阳极数码管接相同的显示代码：abcdefg=0110000，各显示什么符号？解：根据图13-24数码管发光二极管的排列，共阴极接法是，高电平发光，即bc发光，显示数字“1”；对于共阳极接法，低电平发光，即adefg发光，显示英文字母“E”

图13-25

发光二极管a）阳极和阴极b）共阴极接法c）共阳极接法阳极阴极a）b）c）第13章|

组合逻辑电路13.4译码器3.七段显示译码器七段显示译码器有四位输入A3

A2

A1

A0（0000~1001），输出端为七位显示代码（abcdegf），所以又称4线-7线显示译码器，其逻辑符号见图13-26所示，输出为高电平有效，对应于共阴极数码管。

图13-26

七段显示译码器七段显示译码器根据数码管中发光二极管的排列，七段显示译码器的功能表如表13-13所示。输入输出显示A3A2A1A0abcdefg00001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111011表13–13七段显示译码器功能表由表13–11可以看出，这种七段显示译码器的输出为高电平有效，对应于共阴极数码管。

对应于共阳极数码管的7段显示译码器，需要输出0有效，其逻辑功能表与表13–11相反，即将输出状态中的1和0对换。根据表13–11分别a~g的逻辑表达式，即可画出七段显示译码器的原理电路（略）第13章|

组合逻辑电路13.4译码器4.集成显示译码器（74LS47/74LS48）常用的集成七段显示译码器有74LS47，输出为低电平有效，对应于共阳极数码管；74LS48，输出高电平有效，对应于共阴极数码管，两者引脚排列，其他功能相同。图13-27为74LS48的外形和引脚图。

图13-27

七段显示译码器74LS48引脚图214313146571112910874LS481516输出1

有效输入控制端输入A3A2A1A0---输入端abcdefg---输出端控制端的作用：说明：（1）测试输入，外加0时，显示8，测试各发光二极管是否完好。（2）灭零输入：外加0时，即使A3A2A1A0=0000，也不显示0，用于多位数字显示中，整数部分最高位和小数部分最低位不显示0。（3）灭灯输入/灭零输出：外加0时，无任何显示；有灭0输入时，输出0。用于两位数之间的连接，如最高位灭0时，发出信号，次高位也不显示0。第13章|

组合逻辑电路13.4译码器【例13-7】分析图13-28所示多位译码显示电路的工作原理

解：这是一个6位译码显示电路，其中整数部分和小数部分各3位，图中显示205.803。灭零灭零如最高位为零下一位也灭零如最低位为零上一位也灭零74LS4874LS4874LS4874LS4874LS4874LS48111111

图13-28

例13-7

多位译码显示电路（1）整数最高位和小数最低位不显示0，例如：计算结果021.230时，显示21.23，

所以该译码器灭零输入端接地。（2）如果整数最高位灭零，灭零输出端接整数下一位灭零输入端，使该位也不显示0。同理，如果小数最低位灭零，灭零输出端接小数上一位灭零输入端，使该位也不显示0。例如：

计算结果为002.500

时，显示2.5

（3）整数最低位和小数最高位不灭0，例如：计算结果为000.300

或004.000

时，分别显示0.3

和4.0

第13章|组合逻辑电路

|

本章小结1．理解组合逻辑电路的定义，由门电路组成，其输出状态只取决于同一时刻的输入状态，而与电路的原状态无关，即无记忆功能。2．分析组合逻辑电路的目的是确定它的功能，即根据给定的逻辑电路，通过逻辑式、功能表，找出输入和输出信号之间的逻辑关系。3．用逻辑门电路设计组合逻辑电路的步骤中，关键的一步是由实际问题列出真值表，然后写出表达式，画出逻辑电路图。若逻辑功能比较简单，也可以分析输入和输出之间的逻辑规律，直接写出表达式。4．掌握常用的具有特定功能组合逻辑单元电路，包括加法器、编码器、译码器的工作原理、逻辑功能和应用，熟悉相应的集成组件的型号及使用方法，只有熟悉它们的逻辑功能，才能灵活应用。

真值表（功能表）是分析和应用各种逻辑电路的重要依据，同时分析和应用各种逻辑电路还要运用逻辑代数这一重要的数学工具。第14章时序逻辑电路14.1触发器14.2寄存器14.3计数器时序逻辑电路

本章介绍时序逻辑电路的定义，构成时序电路基本单元的触发器、包括RS触发器、D触发器和JK触发器的基本功能、触发方式。触发器组成寄存器和计数器两种主要的时序逻辑电路，需要熟悉寄存器的功能、并行和串行输入方式。计数器的功能和分类，计数器原理电路的功能分析，集成计数器的应用。&&第14章|

时序逻辑电路

概述

组合逻辑电路和时序逻辑电路是数字逻辑电路中的两大类电路，组合逻辑电路和时序逻辑电路的区别见图14-1所示。其中组合逻辑电路的基本单元是门电路，其输出变量状态（F）仅与当时的输入变量（A、B）有关，不具有记忆功能，即：

时序逻辑电路的基本单元是触发器，其输出变量（Q）下一个状态（Qn+1，又称次态）不仅与当前输入变量（A、B）有关，还与输出变量当前的状态（

Qn

、又称现态）有关，所以具有记忆功能，即：

组合逻辑电路AB

图14-1

组合逻辑电路和时序逻辑电路

时序逻辑电路AB第14章|

时序逻辑电路14.1触发器

触发器由门电路组成，有两个输出稳定状态。在触发信号作用下，输出状态可以改变，触发信号消失后，输出状态可以保持，所以。触发器是具有记忆功能的器件。

常用的触发器有基本RS

触发器、钟控RS

触发器、JK

触发器和D

触发器。14.1.1基本RS

触发器

图14-2所示为基本RS触发器，由两个与非门交叉连接而成，其中S为置1端（置位端）、R

为置0端（复位端、清零端）；有状态相反的两个输出00禁止1101置11010置00111保持

两个触发端为低电平有效（0

有效），表示为

基本RS触发器功能见下表0010100011保持&&a）

图14-2

基本RS触发器a）原理电路b）逻辑符号b）表14-1基本RS触发器功能表

第14章|

时序逻辑电路14.1触发器

14.1.2钟控RS

触发器

在时钟脉冲（CP）控制下工作的触发器称为钟控触发器，图14-3所示电路，在基本RS触发器（G1和G2）的前面一级控制电路（G3和

G4），其触发端R

和S在时钟脉冲（CP）控制下，通过G3和

G4的输出控制后面的基本RS

触发器。

a）&&&&CP

当

CP=0时，无论S

和R

取何值，G3和G4的输出都为1，

触发器输出不变。

当

CP=1时，G3和G4的输出为：

图14-3

钟控RS触发器a）原理电路b）逻辑符号b）

CP

S

为置1端、R

为置0端，高电平有效（1有效），其功能见下表

CPSR0任意保持100保持1010111001111表14-2钟控RS触发器功能表

第14章|

时序逻辑电路14.1触发器

反映输入端（S、R）、现态（Qn）与次态（Qn+1）的关系表格称为状态表，钟控RS触发器的状态表见表14-3所示。

表14-3钟控RS触发器状态表

RSQn000010010010001101000110101110111111保持置1置0禁止并项法吸收律根据状态表，写出钟控RS触发器的特征方程

【例14-1】设钟控

RS

触发器输入

RS=01，

CP

触发前输出端

Qn

的状态为

1，写出时钟脉冲触发后（CP=1时），触发器输出端的状态（Qn+1）。

将触发信号（RS）和现态（Qn）代入特征方程，可以得到触发器输出的次态（Qn+1）。第14章|

时序逻辑电路14.1触发器

&&CP控制电路同步置1同步置0a）&&基本RS触发器异步置0异步置1

图14-4

带有异步控制端的钟控RS触发器a）原理电路b）逻辑符号b）

CP带有异步置1、置0

功能的钟控RS触发器图14-4a电路中，基本RS触发器保留了异步置1端和异步置0端，不受时钟信号控制，低电平有效，正常工作时应接高电平。

S为同步置1端、R为同步置0端，受时钟信号控制，高电平有效。该触发器称为带有异步置1、异步置0功能的钟控RS触发器，图14-4b为其逻辑符号，表14-4为其功能表。

说明00XXX11两异步端同时有效，禁止状态01XXX01异步置0（异步清零、异步复位）10XXX10异步置1（异步置位）110XX保持异步端为1，正常工作。CP=0，输出状态保持100保持两同步端RS=00，同时无效，保持10110置1端

S=1有效，同步置1（同步置位）11001置0端

R=1有效，同步置0（同步复位）11111两同步端RS=11，同时有效，禁止状态表14-4带有异步控制端的钟控RS触发器功能表（表中X

表示任意状态）

第14章|

时序逻辑电路14.1触发器

【例14-2】有异步控制端的钟控

RS

触发器，根据图14-5所示的时钟信号、触发信号，画出输出波形。异步置0初始为000保持01同步置100保持10同步置0、保持00保持01同步置1、保持10同步置0异步置1

图14-5

例14-2

时钟和输入、输出波形

第14章|

时序逻辑电路14.1触发器

14.1.3D

触发器

D触发器

1.原理电路

为避免钟控RS触发器中RS

同时为1的禁止状态，在S、R

之间加一个非门，输入端用D表示，称为D

触发器，图14-6a

为原理电路，图14-6b

为其逻辑符号。1&&&&a）

图14-6

带异步控制端的D触发器a）原理电路b）逻辑符号b）

CPCPDQ说明0X保持CP=0无效100置0111置1表14-5

D触发器功能表

表14-6

D触发器状态表

DQnQn+1000010101111根据状态转移表写出特征方程：D=0时，RS=01，置0状态；D=1时：RS=10置1状态。所以，

D触发器只有置0、置1两种工作状态。D

触发器的功能表见表14-5所示，状态表见表14-6所示。第14章|

时序逻辑电路14.1触发器

2.触发方式

（1）电平触发

在时钟脉冲（CP）高电平或低电平期间有效，见图14-7a所示。CP端无o表示高电平有效、有o表示低电平有效。

（2）边沿触发

时钟脉冲（CP）上升沿和下降沿统称边沿，边沿触发即上升沿或下降沿瞬间有效，用△表示边沿型触发，见图14-7b所示。CP端无

o表示上升沿有效、有o表示下降沿有效。a）

CP1高电平有效0低电平有效

图14-7

时钟脉冲的触发方式a）电平触发b）边沿触发b）

CP边沿型下降沿有效上升沿有效

（3）两种触发方式的比较电平触发方式：每个CP信号在有效期间，输出（Q）会随着输入信号（如D）的变化而多次变化，用于计数等电路中会产生错误输出。

边沿触发方式：每个CP信号在上升或下降有效瞬间，输出（Q）只会变化一次，抗干扰能力强，适用于计数等时序电路。CP=1期间，主触发器工作，接受D

数据。第14章|

时序逻辑电路14.1触发器

3.主从结构

（1）下降沿触发的D触发器图14-8a所示电路中，前面的D

触发器称为主触发器，后接钟控RS触发器为从触发器，两个触发器都是高电平触发方式。主触发器

CP1在CP为高电平期间，主触发器工作，根据D触发器的特征方程在CP下降瞬间，从触发器工作，根据钟控RS

触发器的特征方程结论：CP=1期间输入（D）即使多次变化，输出（Q）只在CP下降瞬间动作，所以主从结构的D触发器实际是下降沿触发的边沿型触发器，图14-8c为其逻辑符号。

在一个CP

周期内，触发器只能变化一次，避免了多次变化的问题。

触发方式见图14-8b所示CP下降瞬间，从触发器工作，输出动作。主从结构D触发器a）

图14-8

主从结构D触发器a）原理电路b）触发方式c）逻辑符号CPb）CPc）从触发器

第14章|

时序逻辑电路14.1触发器

（2）上升沿触发的D触发器图14-8a所示下降沿触发的

D触发器中，在CP端增加一个非门，即构成上升沿触发的D

触发器，如图14-9a所示。主从结构D触发器a）

图14-9

上升沿触发的D触发器a）原理电路b）逻辑符号CPb）主触发器

CP11在CP为低电平期间，主触发器工作，主触发器接受D

数据，输出R、SCP上升瞬间，从触发器工作，根据R、S的状态，决定Q的状态（置0或置1）。结论：CP=0期间输入（D）即使多次变化，输出（Q）只在CP上升瞬间动作，所以实际是上升沿触发的边沿型触发器，图14-9b

为其逻辑符号。在一个CP

周期内，触发器只能变化一次，避免了多次变化的问题。

从触发器

CP=1CP=1D=0置0CP=1D=1置1第14章|

时序逻辑电路14.1触发器

【例14-3】图14-10所示为高电平触发的D

触发器，图14-11为输入和时钟信号，对应画出输出波形。

图14-10

高电平触发的D触发器

CP异步置0初始为0保持保持CP=1期间D

多次变化

图14-11

例14-3

输入、输出和时钟波形。

Q也多次变化CP=1期间D

多次变化CP=1第14章|

时序逻辑电路14.1触发器

【例14-4】图14-12所示为下降沿触发的D

触发器，图14-13为与例14-3相同的输入和时钟信号，对应画出输出波形。保持初始为0置1、保持保持

图14-13

例14-4

输入、输出和时钟波形。

图14-12

下降沿触发的D触发器

CPQ

变化1次异步清零第14章|

时序逻辑电路14.1触发器

【例14-5】图14-14所示为上升沿触发的D

触发器，异步置0

端和异步置1端已接高电平。其中：图14-15为时钟信号，设初始Q=0，分析其工作过程，画出输出波形。

图14-14

上升沿触发的D触发器

CP

解：根据D触发器的特征方程输出的次态（Qn+1）是当前状态（

Qn）的“非”，即每个CP上升时，Q

变化一次（翻转一次），称为计数型。根据时钟信号，画出输出波形，如图14-15所示。

图14-15

例14-5时钟输入和输出波形。

第14章|

时序逻辑电路14.1触发器

14.1.4JK

触发器

CP

图14-16

下降沿触发的JK触发器

图14-16为JK

触发器，其特点是（1）两个输入端，其中J为置1端、

K为置0

端，高电平有效。（2）

边沿型触发器，时钟脉冲（CP）下降有效。（3）允许两个输入端同时有效，当JK=11时，触发器翻转，即”计数状态”。1.

符号与特点2.

功能表和状态转移表CPJKQn+1功能说明↓00QnJK=00

均无效，保持↓010K=1，置0

↓

01J=1，置1

↓11JK=11

均有效，计数其他XXQnCP非↓状态，保持表14-6

JK触发器功能表

表14-7

JK触发器状态表

JKQnQn+1功能0000保持00110100置001101001置110111101计数翻转1110JK触发器的功能表见表14-6，状态转移表见表14-7。根据状态转移表写出特征方程第14章|

时序逻辑电路14.1触发器

【例14-5】图14-17各触发器，哪种连接方式可以实现计数功能？设各触发器输出Q

的初始状态为0，在CP作用下画出Q

变化的波形。5VCP

图14-17

例14-5

触发器

CPCPCP

a）b）c）d）

解：图a电路，Q

与J

连接，K

悬空相当于1，特征方程为图b电路，与K

连接，J

悬空相当于1，特征方程为图c电路，与J

连接，K悬空相当于1，特征方程为图d电路，JK=11，特征方程为

图14-18

例14-5

波形图

设图a~d输出依次为QA~QD，各输出初始状态为0，在CP信号触发下，各输出信号的波形如图14-18所示。第14章|

时序逻辑电路14.2寄存器寄存器是由触发器组成的时序逻辑电路之一，用于暂时存放运算数据和结果，一个触发器可以存放一位二进制数，寄存N

位二进制数，需要N个触发器。

根据存放数码的方式，分为并行和串行两种。

（1）并行输入：各位数码从对应的触发器输入端同时存入寄存器中，见图14-19所示，四位寄存器的并行输入方式。（2）串行输入：各位数码从一端依次存入寄存器中，见图14-19

所示，四位寄存器的串行输入方式，可从两端输入，分为右移和左移两种方式。1101并行输入1101串行输入右移1101串行输入左移四位寄存器

图14-19

寄存器的输入方式

寄存器概述

第14章|

时序逻辑电路14.2寄存器

14.2.1并行输入寄存器

CPD3D2D1D0

图14-20

四位并行输入寄存器

Q3Q2Q1Q0图14-20为四位并行输入寄存器，由四个上升沿触发的D

触发器组成，其工作过程为：待寄存的四位数码加到D3

~

D0

端，

如D3

D2

D1

D0=1101。时钟脉冲CP加正脉冲，根据D触发器的特征方程，Q=D，即Q3

Q2

Q1

Q0=D3

D2

D1

D0=1101，寄存完成。

11011101四个D

触发器异步置0端（）加负脉冲，四位触发器的输出Q3

Q2

Q1

Q0=0000，即工作前先清零。0

0

0

0第14章|

时序逻辑电路14.2寄存器

14.2.2串行输入寄存器

图14-21为四位串行输入寄存器，由四个下降沿触发的D

触发器组成，其工作过程为：CP

图14-21

四位串行输入寄存器

D

触发器异步置0端（）加负脉冲，四位触发器的输出Q3

Q2

Q1

Q0=0000，即工作前先清零。待寄存的四位数码加到右移输入端（

X

），如存入D3

D2

D1

D0=1101，在CP作用下，依次串行输入，同时每个寄存器输出数码右移，四个CP后，输出Q3

Q2

Q1

Q0=1101，寄存完成。

四位串行输入寄存器的功能表见表14-8所示。1101CPQ3Q2Q1Q0功能说明↓X0000异步清零1↓1000右移1位1↓0100右移

2位1↓1010右移

3位1↓1101右移

4位

表14-8

四位串行输入寄存器功能表

00001000010010101101第14章|

时序逻辑电路14.2寄存器

14.2.3集成移位寄存器应用

74LS194是一种功能齐全，应用广泛的移位寄存器，具有左移、右移和并行输入等各种输入方式，以及异步清零等多种功能。其外形和引脚、逻辑符号见图14-22所示。在S1S2

控制下，移位寄存器分别选择左移、右移、并行输入等工作方式，其功能表见表14-9所示。CPS1S0QDQC

QB

QA功能说明0XXX0000异步清零1↑00QDQC

QB

QA保持1↑01SRQDQC

QB

右移1↑10QC

QB

QASL左移1↑1DCBA并行输入表14-9

74LS194移位寄存器功能表

图14-22

74LS194集成移位寄存器a）逻辑符号b）外引线图74LS19421431516131465871112910b）74LS194a）并行输入方式选择电源右移输入左移输入并行输入地第14章|

时序逻辑电路14.2寄存器

14.2.3集成移位寄存器应用

【例14-6】74LS194应用电路见图14-23所示，QA接SR，DCBA=0100，根据图14-24中清零、CP、S1S0

等信号波形，分析寄存器的工作过程，画出输出波形。74LS194

图14-23

例14-6

电路图

0100并行输入00

解：初始，清零端为0，输出QD

QC

QB

QA=0000

S1S0=00：CP1

↑时并行输入，QD

QC

QB

QA=DCBA=0100

S1S0=01：CP2↑时右移，QD

QC

QB

QA=0010

CP3↑时右移，QD

QC

QB

QA=0001

CP4↑时右移，QD

QC

QB

QA=1000

CP5↑时右移，QD

QC

QB

QA=0100右移输入01右移

图14-24

例14-6

波形图

1234500000000清零0100并行输入0010右移0001右移1000右移0100右移第14章|

时序逻辑电路14.3计数器

1.加法计数和减法计数输入一个脉冲增加一位数，称为加法计数，见图14-25所示。

输入一个脉冲减小一位数，称为减法技术，见图14-25所示。计数器是常用的时序逻辑电路，可以累积输入脉冲的个数，用二进制数表示。按照不同的分类方法，计数器有以下几种。

计数器概述

00011011加法计数11100100减法计数

2.计数长度（进制）

N

个脉冲，计数完成一次循环，称为N

进制计数器，或称计数长度为N如图14-25所示计数器，输入四个CP，输出完成一次循环（00→01→10→11），称为四进制加法计数或四进制减法计数。计数器CP

图14-25

加法计数和减法计数

3.同步计数和异步计数

组成计数器的各个触发器有统一的时钟信号（CP），称为同步计数器。如果各触发器没有统一的时钟信号，则成为异步计数器，见图14-26所示。

图14-26

同步计数器和异步计数器

CP同步计数异步计数第14章|

时序逻辑电路14.3计数器14.3.1异步二进制加法计数器

图14-27

为三个D触发器组成的异步计数器，其中D

触发器的状态方程为由于每个D

触发器均构成计数型，三位二进制计数相当于23=8，即八进制计数器，计数范围为000~111。

CP每上升一次，Q0就变化一次；

Q0每下降一次，Q1

就变化一次；Q1

每下降一次，Q2

就变化一次。

根据上述分析，画出波形图（时序图），见图14-28所示。

12345678

图14-28

三位二进制加法计数器时序图

观察时序图中Q2Q1Q0

的状态，画出状态图，见图14-29所示。000001010011100101110111

图14-29

三位二进制加法计数器状态图

CP

图14-27

三位二进制异步加法计数器

第14章|

时序逻辑电路14.3计数器14.3.2同步二进制加法计数器

图14-30

为三个JK触发器组成的同步时序电路，分析步骤如下：（1）写出触发器的特征方程（JK触发器）（2）写出各触发器的输入方程（JK=？）（3）将输入方程代入特征方程，写出各触发器的状态方程（4）将触发器的各个现态（Qn）分别代入状态方程，求出其次态（Qn+1），填入状态表中，见表14-10所示，分析其计数规律。

结论：三位二进制同步加法计数器（八进制加法计数器），其时序图、状态图与异步计数器相同（图14-28、图14-29所示）Q2n

Q1n

Q0nQ2n+1

Q1n+1

Q0n+100000100101001001101110010010110111