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PAGEPAGE1 西华大学实验报告第组.第组实验报告(计算机类)开课学院及实验室:实验时间:年月日学生姓名学号成绩学生所在学院年级/专业/班课程名称EDA技术(机械)课程代码实验项目名称能自启的七进制计数器项目代码指导教师项目学分一、实验目的1.了解VHDL语言编程方法,学会熟练运用quartus软件2.了解如何使用状态机方法设计十三进制计数器二、内容与设计思想1.能自启的七进制计数器的状态转换图101010100001/0/0 /0101010100001/1/0111110011/0/0111110011 2.能自启的七进制计数器引脚图三、使用环境winXP或win7Quartusii编程环境核心代码及调试过程能自启动的七进制计数器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityh34is port(cp:instd_logic;clocksignal q:outstd_logic_vector(2downto0);stateoutput y:outstd_logiccarryoutput );endh34;architecturewofh34istypestateisarray(2downto0)ofstd_logic;constants0:state:="001";constants1:state:="100";constants2:state:="010";constants3:state:="101";constants4:state:="110";constants5:state:="111";constants6:state:="011";signalp:state;signaln:state;begin s:process(cp) begin ifcp'eventandcp='1'then p<=n; endif; endprocesss; m:process(p) begin casepis whens0=>n<=s1; y<='0'; q<="100"; whens1=>n<=s2; y<='0'; q<="010"; whens2=>n<=s3; y<='0'; q<="101"; whens3=>n<=s4; y<='0'; q<="110"; whens4=>n<=s5; y<='0'; q<="111"; whens5=>n<=s6; y<='0'; q<="011"; whens6=>n<=s0; y<='1';

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